JP2001196871A - スイッチトキャパシタアンプ - Google Patents

Abstract

(57)【要約】 【課題】 入力同相電圧の変動の影響を受けないスイッ
チトキャパシタアンプを実現することにある。 【解決手段】 入力基準電圧を設定可能な差動入出力の
スイッチトキャパシタアンプにおいて、差動入力電圧の
中点の電圧を定電圧だけレベルシフトして入力基準電圧
として出力する同相電圧制御手段とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換器等の
アナログＩＣ内で用いられるスイッチトキャパシタアン
プに関し、特に入力同相電圧の変動の影響を受けないス
イッチトキャパシタアンプに関する。

【０００２】

【従来の技術】従来の差動入出力のスイッチトキャパシ
タアンプでは第１のフェーズで差動入力信号をホールド
キャパシタにサンプリングし、第２のフェーズでその値
をホールドするものである。

【０００３】図４はこのような従来のスイッチトキャパ
シタアンプの一例を示す構成ブロック図である。図４に
おいて１，２，５，６，７及び８はＭＯＳ（Metal Oxid
e Semiconductor）トランジスタの記号で示されたアナ
ログスイッチ回路、３及び４はホールドキャパシタであ
る容量、９は差動入出力のトランスコンダクタンス・ア
ンプ（以下、単にアンプと呼ぶ。）、１００及び１０１
は差動入力電圧、１０２及び１０３は差動出力電圧、１
０４及び１０５はアナログスイッチ回路を制御する制御
信号、１０６は入力基準電圧である。

【０００４】差動入力電圧１００及び１０１はアナログ
スイッチ回路１及び２の一端に接続され、アナログスイ
ッチ回路１の他端は容量３の一端及びアナログスイッチ
回路７の一端にそれぞれ接続される。また、アナログス
イッチ回路２の他端は容量４の一端及びアナログスイッ
チ回路８の一端にそれぞれ接続される。

【０００５】容量３の他端はアナログスイッチ回路５の
一端及びアンプ９の非反転入力端子に接続され、アンプ
９の反転出力端子は差動出力電圧１０２を出力すると共
にアナログスイッチ回路５及び７の他端にそれぞれ接続
される。

【０００６】容量４の他端はアナログスイッチ回路６の
一端及びアンプ９の反転入力端子に接続され、アンプ９
の非反転出力端子は差動出力電圧１０３を出力すると共
にアナログスイッチ回路６及び８の他端にそれぞれ接続
される。

【０００７】また、制御信号１０４はアナログスイッチ
回路１，２，５及び６の制御入力端子にそれぞれ接続さ
れ、制御信号１０５はアナログスイッチ回路７及び８の
制御入力端子にそれぞれ接続される。

【０００８】ここで、図４に示す従来例の動作を説明す
る。制御信号１０４及び１０５がそれぞれ制御端子に接
続されたアナログスイッチ回路を排他的に”ＯＮ／ＯＦ
Ｆ”させる。

【０００９】例えば、第１のフェーズ（サンプルモー
ド）でアナログスイッチ回路１，２，５及び６を”Ｏ
Ｎ”、アナログスイッチ回路７及び８を”ＯＦＦ”に
し、第２のフェーズ（ホールドモード）でアナログスイ
ッチ回路１，２，５及び６を”ＯＦＦ”、アナログスイ
ッチ回路７及び８を”ＯＮ”にする。

【００１０】また、差動入力電圧の差動電圧を”Ｖin
d”、同相電圧を”Ｖinc”、差動入力電圧１００及び１
０１を”Ｖinp”及び”Ｖinn”とした場合、 Ｖinp＝Ｖind／２＋Ｖinc （１） Ｖinn＝−Ｖind／２＋Ｖinc （２） となる。すなわち、差動入力電圧間の差電圧は”Ｖinp
−Ｖinn＝Ｖind”である。

【００１１】前述の第１フェーズにおいて、アンプ９は
反転出力端子が非反転入力端子に帰還され、非反転出力
端子が反転入力端子に帰還されるのでそれぞれ電圧フォ
ロワ回路として動作する。

【００１２】この時、アンプ９の仮想接地された入力端
子の電圧である入力基準電圧１０６を”Ｖrefc”とすれ
ば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が
印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖ
refc”が印加され、それぞれの容量３及び４に電荷が充
電されることになる。

【００１３】次に、前述の第２フェーズにおいて、アン
プ９には容量３及び４を介した帰還ループができる。ア
ンプ９の入力バイアス電流を”０”とすれば容量３及び
４に充電された電荷は放電されないので差動入力電圧１
００及び１０１の最終電圧値が保持される。

【００１４】この結果、差動出力電圧１０２として”Ｖ
ind／２＋Ｖinc”が出力され、差動出力電圧１０３とし
て”−Ｖind／２＋Ｖinc”が出力される。

【００１５】また、図５は従来のスイッチトキャパシタ
アンプの他の一例を示す構成ブロック図である。図５に
おいて３，４，９，１００及び１０１は図４と同一符号
を付してあり、１０，１１，１２，１３，１４，１５，
１６及び１７はＭＯＳトランジスタの記号で示されたア
ナログスイッチ回路，１０２ａ及び１０３ａは差動出力
電圧、１０４ａ及び１０５ａはアナログスイッチ回路を
制御する制御信号、１０６ａは外部入力の入力基準電圧
である。

【００１６】差動入力電圧１００及び１０１はアナログ
スイッチ回路１０及び１３の一端に接続され、アナログ
スイッチ回路１０の他端は容量３の一端及びアナログス
イッチ回路１４の一端にそれぞれ接続される。また、ア
ナログスイッチ回路１３の他端は容量４の一端及びアナ
ログスイッチ回路１７の一端にそれぞれ接続される。

【００１７】容量３の他端はアナログスイッチ回路１１
及び１５の一端に接続され、容量４の他端はアナログス
イッチ回路１２及び１６の一端に接続され、アナログス
イッチ回路１１及び１２の他端には入力基準電圧１０６
ａが印加される。また、アナログスイッチ回路１５及び
１６の他端はアンプ９の非反転入力端子及び反転入力端
子にそれぞれ接続される。

【００１８】アンプ９の反転出力端子は差動出力電圧１
０２ａを出力すると共にアナログスイッチ回路１４の他
端に接続され、アンプ９の非反転出力端子は差動出力電
圧１０３ａを出力すると共にアナログスイッチ回路１７
の他端にそれぞれ接続される。

【００１９】また、制御信号１０４ａはアナログスイッ
チ回路１０，１１，１２及び１３の制御入力端子にそれ
ぞれ接続され、制御信号１０５ａはアナログスイッチ回
路１４，１５，１６及び１７の制御入力端子にそれぞれ
接続される。

【００２０】ここで、図５に示す従来例の動作を説明す
る。制御信号１０４ａ及び１０５ａがそれぞれ制御端子
に接続されたアナログスイッチ回路を排他的に”ＯＮ／
ＯＦＦ”させる。

【００２１】例えば、第１のフェーズ（サンプルモー
ド）でアナログスイッチ回路１０〜１３を”ＯＮ”、ア
ナログスイッチ回路１４〜１７を”ＯＦＦ”にし、第２
のフェーズ（ホールドモード）でアナログスイッチ回路
１０〜１３を”ＯＦＦ”、アナログスイッチ回路１４〜
１７を”ＯＮ”にする。また、前述の式（１）及び式
（２）が同様に成立するものとする。

【００２２】前述の第１フェーズにおいて、容量３の両
端には差動入力電圧１００と入力基準電圧１０６ａが印
加され、容量４の両端には差動入力電圧１０１と入力基
準電圧１０６ａが印加される。

【００２３】この時、入力基準電圧１０６ａを”Ｖref
c”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−
Ｖrefc”が印加され、容量４の両端には”−Ｖind／２
＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び
４に電荷が充電されることになる。

【００２４】次に、前述の第２フェーズにおいて、アン
プ９には容量３及び４を介した帰還ループができる。ア
ンプ９の入力バイアス電流を”０”とすれば容量３及び
４に充電された電荷は放電されないので差動入力電圧１
００及び１０１の最終電圧値が保持される。

【００２５】この結果、差動出力電圧１０２ａとして”
Ｖind／２＋Ｖinc”が出力され、差動出力電圧１０３ａ
として”−Ｖind／２＋Ｖinc”が出力される。

【００２６】

【発明が解決しようとする課題】しかし、図４及び図５
に示す従来例ではサンプルモードにおいて容量３及び４
に充電される同相電圧成分は同相電圧”Ｖinc”に依存
しているので一定ではない。また、ホールドモードにお
いても容量３及び４に充電された電荷が転送されるので
アンプ９に印加される同相電圧成分も同相電圧”Ｖin
c”に依存してしまう。

【００２７】このため、アンプ９の各種特性が同相電圧
成分に依存する場合には、同相電圧”Ｖinc”の変動に
よってアンプ９の各種特性が影響を受けてしまうと言っ
た問題点があった。

【００２８】また、同相電圧”Ｖinc”の影響が少ない
場合であっても、同相電圧”Ｖinc”の変動を吸収する
ためにアンプ９の動作点にマージンを持たせた設計が必
要となり、設計の柔軟性が損なわれると言った問題点が
あった。

【００２９】このような問題点を解決するためにコモン
モードフィードバックを用いることがある。図６はこの
ようなコモンモードフィードバックを用いた従来のスイ
ッチトキャパシタアンプの一例を示す構成ブロック図で
ある。

【００３０】図６において３，４，９，１０〜１７，１
００，１０１，１０４ａ，１０５ａ及び１０６ａは図５
と同一符号を付してあり、１８は同相電圧制御回路、１
０２ｂ及び１０３ｂは差動出力電圧である。

【００３１】基本的な接続関係は図５に示す従来例と同
様であり異なる点は、アンプ９の出力である差動出力電
圧１０２ｂ及び１０３ｂが同相電圧制御回路１８に入力
され、同相電圧制御回路１８の出力がアンプ９に帰還さ
れる点である。

【００３２】ここで、図６に示す従来例の動作を説明す
る。但し、図５の説明と重複する部分に関しては説明を
省略する。同相電圧制御回路１８は通常コモンモードフ
ィードバック回路と呼ばれる周知の技術である。

【００３３】同相電圧制御回路１８はアンプ９の差動出
力電圧の同相電圧を検出して、この同相電圧が一定値に
なるようにアンプ９を制御するものである。

【００３４】但し、図６に示すような従来例では、差動
出力電圧の同相電圧を一定にすることは可能であるもの
の、容量３及び４には同相電圧が依然保持されている。
このため、同相電圧に変動がある場合に同相電圧制御回
路１８でフィードバックをかけるとアンプ９の入力端子
側に同相電圧の変動分が現れてしまい、やはり、設計の
柔軟性が損なわれると言った問題点があった。従って本
発明が解決しようとする課題は、入力同相電圧の変動の
影響を受けないスイッチトキャパシタアンプを実現する
ことにある。

【００３５】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、入力基
準電圧を設定可能な差動入出力のスイッチトキャパシタ
アンプにおいて、差動入力電圧の中点の電圧を定電圧だ
けレベルシフトして前記入力基準電圧として出力する同
相電圧制御手段とを備えたことにより、入力同相電圧の
変動の影響を受けないことになる。

【００３６】請求項２記載の発明は、請求項１記載の発
明であるスイッチトキャパシタアンプにおいて、前記同
相電圧制御手段が、前記差動入力電圧のうち同相電圧を
検出して出力する同相電圧検出回路と、この同相電圧検
出回路の出力電圧を前記定電圧だけシフトして前記入力
基準電圧として出力するレベルシフト回路とから構成さ
れることにより、入力同相電圧の変動の影響を受けない
ことになる。

【００３７】請求項３記載の発明は、請求項２記載の発
明であるスイッチトキャパシタアンプにおいて、前記同
相電圧検出回路が、前記差動入力電圧の一方が一端に接
続される第１の抵抗と、抵抗値が前記第１の抵抗の抵抗
値に等しく、前記差動入力電圧の他方が一端に接続さ
れ、他端が前記第１の抵抗に接続されると共に前記同相
電圧を出力する第２の抵抗とから構成されることによ
り、入力同相電圧の変動の影響を受けないことになる。

【００３８】請求項４記載の発明は、請求項２記載の発
明であるスイッチトキャパシタアンプにおいて、前記レ
ベルシフト回路が、前記定電圧を出力する定電圧源と、
抵抗と、前記同相電圧検出回路の出力が非反転入力端子
に接続され、前記定電圧源の出力が反転入力端子に接続
され、出力が抵抗を介して接地される電圧／電流変換回
路とから構成されることにより、入力同相電圧の変動の
影響を受けないことになる。

【００３９】請求項５記載の発明は、請求項４記載の発
明であるスイッチトキャパシタアンプにおいて、前記抵
抗の抵抗値が、前記電圧／電流変換回路の伝達コンダク
タンスの逆数であることにより、入力同相電圧の変動の
影響を受けないことになる。

【００４０】請求項６記載の発明は、請求項４記載の発
明であるスイッチトキャパシタアンプにおいて、前記定
電圧源の出力電圧を外部から変更可能にしたことによ
り、スイッチトキャパシタアンプの性能が最も良くなる
動作点に設定することが可能になる。

【００４１】請求項７記載の発明は、請求項２記載の発
明であるスイッチトキャパシタアンプにおいて、前記レ
ベルシフト回路が、定電流源と、抵抗と、前記同相電圧
検出回路の出力が非反転入力端子に接続され、前記定電
流源の出力が反転入力端子及び前記抵抗の一端に接続さ
れ、前記抵抗の他端が出力端子に接続される演算増幅器
とから構成されることにより、入力同相電圧の変動の影
響を受けないことになる。

【００４２】請求項８記載の発明は、請求項７記載の発
明であるスイッチトキャパシタアンプにおいて、前記定
電流源の出力電流値が、レベルシフトする前記定電圧を
前記抵抗の抵抗値で除算した値であることにより、入力
同相電圧の変動の影響を受けないことになる。

【００４３】請求項９記載の発明は、請求項７記載の発
明であるスイッチトキャパシタアンプにおいて、前記定
電流源の出力電流値を外部から変更可能にしたことによ
り、スイッチトキャパシタアンプの性能が最も良くなる
動作点に設定することが可能になる。

【００４４】請求項１０記載の発明は、請求項１記載の
スイッチトキャパシタアンプをカスケード接続したこと
により、パイプラインを構成する各段毎に安定した同相
電圧を得ることが可能になる。

【００４５】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るスイッチトキャパシタア
ンプの一実施例を示す構成ブロック図である。図１にお
いて３，４，９，１０〜１７，１００，１０１，１０４
ａ及び１０５ａは図５と同一符号を付してあり、１９は
同相電圧検出回路、２０はレベルシフト回路、１０２ｃ
及び１０３ｃは差動出力電圧、１０７はレベルシフト回
路２０の出力である入力基準電圧である。

【００４６】また、１９及び２０は同相電圧制御手段５
０を、３，４，９及び１０〜１７はスイッチトキャパシ
タアンプの１つであるノンリセットアンプ５１をそれぞ
れ構成している。

【００４７】ノンリセットアンプ５１における接続関係
は図５と同一であり、異なる点は以下の通りである。す
なわち、差動入力電圧１００及び１０１は同相電圧検出
回路１９に印加され、同相電圧検出回路１９の出力はレ
ベルシフト回路２０に接続される。

【００４８】そして、レベルシフト回路２０の出力は入
力基準電圧１０７としてノンリセットアンプ５１を構成
するアナログスイッチ回路１１及び１２の他端に接続さ
れる。

【００４９】ここで、図１に示す実施例の動作を説明す
る。同相電圧検出回路１９は差動入力電圧１００及び１
０１の中点の電圧、言い換えれば、同相電圧”Ｖinc”
を検出する。レベルシフト回路２０は検出された中点の
電圧を定電圧”Ｖnom”だけレベルシフトさせて出力す
る。

【００５０】例えば、レベルシフト回路２０の出力は”
Ｖinc−Ｖnom＝Ｖrefc”となる。また、前述の図５の動
作説明において、入力基準電圧１０６ａを”Ｖrefc”と
すれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖref
c”が印加され、容量４の両端には”−Ｖind／２＋Ｖin
c−Ｖrefc”が印加され、それぞれの容量３及び４に電
荷が充電されることになる。

【００５１】従って、容量３の両端には、 Ｖind／２＋Ｖinc−Ｖrefc ＝Ｖind／２＋Ｖinc−(Ｖinc−Ｖnom) ＝Ｖind／２＋Ｖnom （３） が印加され、容量４の両端には、 −Ｖind／２＋Ｖinc−Ｖrefc ＝−Ｖind／２＋Ｖinc−(Ｖinc−Ｖnom) ＝−Ｖind／２＋Ｖnom （４） が印加されることになる。

【００５２】すなわち、式（３）及び式（４）から分か
るように同相電圧”Ｖinc”が相殺されて、差動電圧”
Ｖind”と入力電圧に依存しない定電圧”Ｖnom”とな
る。

【００５３】この結果、差動入力電圧１００及び１０１
の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせ
た電圧をノンリセットアンプの入力基準電圧とすること
により、ホールドキャパシタである容量３及び４には同
相電圧が保持されず、勿論、出力電圧にも同相電圧成分
が存在しないので、入力同相電圧の変動の影響を受けな
いことになる。

【００５４】また、図２は同相電圧検出回路１９及びレ
ベルシフト回路２０の具体例を示す構成ブロック図であ
る。図２において５０，５１，１００及び１０１は図１
と同一符号を付してあり、２１，２２及び２５は抵抗、
２３は電圧／電流変換回路（以下、単にＶ／Ｉ変換回路
と呼ぶ。）、２４は定電圧源、１０７ａはノンリセット
アンプ２１に供給する入力基準電圧である。

【００５５】また、２１及び２２は同相電圧検出回路５
２を、２３，２４及び２５はレベルシフト回路５３をそ
れぞれ構成している。

【００５６】差動入力電圧１００及び１０１は抵抗２１
及び２２の一端にそれぞれに印加され、抵抗２１の他端
は抵抗２２の他端とＶ／Ｉ変換回路２３の非反転入力端
子に接続される。

【００５７】定電圧源２４の一端はＶ／Ｉ変換回路２３
の反転入力端子に接続され、Ｖ／Ｉ変換回路２３の出力
は抵抗２５の一端及び入力基準電圧１０７ａとしてノン
リセットアンプを構成するアナログスイッチ回路１１及
び１２（図示せず。）の他端に接続される。さらに、定
電圧源２４の他端と抵抗２５の他端は接地される。

【００５８】ここで、図２に示す具体例の説明をする。
抵抗２１及び２２の抵抗値は等しく、Ｖ／Ｉ変換回路２
３の利得である伝達コンダクタンスを”ｇｍ”、定電圧
源２４の出力電圧値を”Ｖnom”、抵抗２５の抵抗値
を”１／ｇｍ”と設定する。

【００５９】この場合、抵抗２１と抵抗２２の接続点の
電圧は差動入力電圧１００及び１０１の常に中点の電
圧”Ｖinc”となる。この電圧”Ｖinc”がＶ／Ｉ変換回
路２３で非反転の電流に変換され、また、低電圧源２４
の出力電圧”Ｖnom”がＶ／Ｉ変換回路２３で反転した
電流に変換される。

【００６０】すなわち、Ｖ／Ｉ変換回路２３の出力電流
を”Ｉout”とすれば、 Ｉout＝ｇｍ×(Ｖinc−Vnom) （５） となる。

【００６１】そして、この出力電流が抵抗２５により電
圧値に変換されるので、入力基準電圧１０７ａ”Ｖref
c”は、 Ｖrefc＝Ｉout×(１／ｇｍ) ＝ｇｍ×(Ｖinc−Vnom)×(１／ｇｍ) ＝Ｖinc−Vnom （６） となる。

【００６２】この結果、差動入力電圧１００及び１０１
の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせ
た電圧をノンリセットアンプの入力基準電圧とすること
により、前述のように入力同相電圧の変動の影響を受け
ないことになる。

【００６３】また、図３は同相電圧検出回路１９及びレ
ベルシフト回路２０の他の具体例を示す構成ブロック図
である。図３において２１，２２，５０，５１，５２，
１００及び１０１は図２と同一符号を付してあり、２６
は演算増幅器、２７は定電流源、２８は抵抗、１０７ｂ
はノンリセットアップ２１に供給する入力基準電圧であ
る。また、２６，２７及び２８はレベルシフト回路５４
を構成している。

【００６４】接続関係は図２に示す具体例と基本的の同
一であり異なる点は以下の点である。すなわち、抵抗２
１及び２２の接続点が演算増幅器２６の非反転入力端子
に接続され、演算増幅器２６の出力が抵抗２８の一端に
接続される。そして、抵抗２８の他端が演算増幅器２６
の反転入力端子及び定電流源２７の一端に接続され、定
電流源２７の他端が接地される。

【００６５】ここで、図３に示す具体例の説明をする。
但し、図２に示す具体例と同様の部分に関しては説明は
省略する。抵抗２８の抵抗値を”Ｒ”、定電流源２７の
出力電流値を”Ｉ＝Ｖnom／Ｒ”と設定する。

【００６６】この場合、定電流源２７の出力電流”Ｉ”
が抵抗２８を介して演算増幅器２６の出力端子に流れ込
むので、演算増幅器２６の出力電圧は反転入力端子の電
圧から抵抗２８における電圧降下分を減算した電圧とな
る。

【００６７】一方、演算増幅器２６の非反転入力端子に
印加される電圧は抵抗２１と抵抗２２の接続点の電圧”
Ｖinc”であり、演算増幅器の入力端子は仮想接地され
ているので、演算増幅器２６の反転入力端子の電圧は”
Ｖinc”となる。

【００６８】すなわち、演算増幅器２６の出力電圧を”
Ｖout’”とすれば、 Ｖout＝Ｖinc−Ｒ×Ｉ ＝Ｖinc−(Ｒ×Ｖnom／Ｒ) ＝Ｖinc−Ｖnom （７） となる。

【００６９】この結果、差動入力電圧１００及び１０１
の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせ
た電圧をノンリセットアンプの入力基準電圧とすること
により、前述のように入力同相電圧の変動の影響を受け
ないことになる。

【００７０】なお、図１に示す実施例では入力信号をサ
ンプルするサンプルモード及びサンプルした信号をホー
ルドするホールドモードの２つのモードから構成される
ノンリセットアンプであるスイッチトキャパシタアンプ
を例示しているが、特にこの構成に限定されるものでは
なく、その他の構成のスイッチトキャパシタアンプに適
用することも可能である。

【００７１】また、図２中の定電圧源２４及び図３中の
定電流源２７の出力値である”Ｖnom”及び”Ｉ”は固
定値であっても良く。また、外部から設定することで可
変としても構わない。この場合には、レベルシフトさせ
る電圧が制御できるのでスイッチトキャパシタアンプの
性能が最も良くなる動作点に設定することが可能にな
る。

【００７２】また、アンプ９にコモンモード・フィード
バックをかける必要がないので、スイッチトキャパシタ
アンプをカスケード接続するパイプライン動作であって
もパイプラインを構成する各段毎に安定した同相電圧を
得ることが可能になる。

【００７３】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至
５，７及び請求項８の発明によれば、差動入力電圧の中
点の電圧を定電圧だけレベルシフトさせた電圧をスイッ
チトキャパシタアンプの入力基準電圧とすることによ
り、入力同相電圧の変動の影響を受けないことになる。

【００７４】また、請求項６及び請求項９の発明によれ
ば、定電圧源及び定電流源の出力値を外部から変更可能
とすることにより、レベルシフトさせる電圧が制御でき
るのでスイッチトキャパシタアンプの性能が最も良くな
る動作点に設定することが可能になる。

【００７５】また、請求項１０の発明によれば、請求項
１記載のスイッチトキャパシタアンプをカスケード接続
することにより、パイプライン動作であってもパイプラ
インを構成する各段毎に安定した同相電圧を得ることが
可能になる。

【図面の簡単な説明】

【図１】本発明に係るスイッチトキャパシタアンプの一
実施例を示す構成ブロック図である。

【図２】同相電圧検出回路及びレベルシフト回路の具体
例を示す構成ブロック図である。

【図３】同相電圧検出回路及びレベルシフト回路の他の
具体例を示す構成ブロック図である。

【図４】従来のスイッチトキャパシタアンプの一例を示
す構成ブロック図である。

【図５】従来のスイッチトキャパシタアンプの他の一例
を示す構成ブロック図である。

【図６】コモンモードフィードバックを用いた従来のス
イッチトキャパシタアンプの一例を示す構成ブロック図
である。

【符号の説明】

１，２，５，６，７，８，１０，１１，１２，１３，１
４，１５，１６，１７アナログスイッチ回路 ３，４ 容量 ９ トランスコンダクタンス・アンプ １８ 同相電圧制御回路 １９ 同相電圧検出回路 ２０ レベルシフト回路 ２１，２２，２５，２８ 抵抗 ２３ 電圧／電流変換回路 ２４ 定電圧源 ２６ 演算増幅器 ２７ 定電流源 ５０ 同相電圧制御手段 ５１ ノンリセットアンプ ５２ 同相電圧検出回路 ５３，５４ レベルシフト回路 １００，１０１ 差動入力電圧 １０２，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０
３ａ，１０３ｂ，１０３ｃ 差動出力電圧 １０４，１０４ａ，１０５，１０５ａ 制御信号 １０６，１０６ａ，１０７，１０７ａ，１０７ｂ 入力
基準電圧

Claims (10)

【特許請求の範囲】
1. 【請求項１】入力基準電圧を設定可能な差動入出力のス
   イッチトキャパシタアンプにおいて、 差動入力電圧の中点の電圧を定電圧だけレベルシフトし
   て前記入力基準電圧として出力する同相電圧制御手段と
   を備えたことを特徴とするスイッチトキャパシタアン
   プ。
2. 【請求項２】前記同相電圧制御手段が、 前記差動入力電圧のうち同相電圧を検出して出力する同
   相電圧検出回路と、 この同相電圧検出回路の出力電圧を前記定電圧だけシフ
   トして前記入力基準電圧として出力するレベルシフト回
   路とから構成されることを特徴とする請求項１記載のス
   イッチトキャパシタアンプ。
3. 【請求項３】前記同相電圧検出回路が、 前記差動入力電圧の一方が一端に接続される第１の抵抗
   と、 抵抗値が前記第１の抵抗の抵抗値に等しく、前記差動入
   力電圧の他方が一端に接続され、他端が前記第１の抵抗
   に接続されると共に前記同相電圧を出力する第２の抵抗
   とから構成されることを特徴とする請求項２記載のスイ
   ッチトキャパシタアンプ。
4. 【請求項４】前記レベルシフト回路が、 前記定電圧を出力する定電圧源と、 抵抗と、 前記同相電圧検出回路の出力が非反転入力端子に接続さ
   れ、前記定電圧源の出力が反転入力端子に接続され、出
   力が抵抗を介して接地される電圧／電流変換回路とから
   構成されることを特徴とする請求項２記載のスイッチト
   キャパシタアンプ。
5. 【請求項５】前記抵抗の抵抗値が、 前記電圧／電流変換回路の伝達コンダクタンスの逆数で
   あることを特徴とする請求項４記載のスイッチトキャパ
   シタアンプ。
6. 【請求項６】前記定電圧源の出力電圧を外部から変更可
   能にしたことを特徴とする請求項４記載のスイッチトキ
   ャパシタアンプ。
7. 【請求項７】前記レベルシフト回路が、 定電流源と、 抵抗と、 前記同相電圧検出回路の出力が非反転入力端子に接続さ
   れ、前記定電流源の出力が反転入力端子及び前記抵抗の
   一端に接続され、前記抵抗の他端が出力端子に接続され
   る演算増幅器とから構成されることを特徴とする請求項
   ２記載のスイッチトキャパシタアンプ。
8. 【請求項８】前記定電流源の出力電流値が、 レベルシフトする前記定電圧を前記抵抗の抵抗値で除算
   した値であることを特徴とする請求項７記載のスイッチ
   トキャパシタアンプ。
9. 【請求項９】前記定電流源の出力電流値を外部から変更
   可能にしたことを特徴とする請求項７記載のスイッチト
   キャパシタアンプ。
10. 【請求項１０】請求項１記載のスイッチトキャパシタア
    ンプをカスケード接続したことを特徴とするスイッチト
    キャパシタアンプ。