JP3931323B2 - スイッチトキャパシタアンプ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器等のアナログＩＣ内で用いられるスイッチトキャパシタアンプに関し、特に入力同相電圧の変動の影響を受けないスイッチトキャパシタアンプに関する。
【０００２】
【従来の技術】
従来の差動入出力のスイッチトキャパシタアンプでは第１のフェーズで差動入力信号をホールドキャパシタにサンプリングし、第２のフェーズでその値をホールドするものである。
【０００３】
図４はこのような従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。図４において１，２，５，６，７及び８はＭＯＳ（Metal Oxide Semiconductor）トランジスタの記号で示されたアナログスイッチ回路、３及び４はホールドキャパシタである容量、９は差動入出力のトランスコンダクタンス・アンプ（以下、単にアンプと呼ぶ。）、１００及び１０１は差動入力電圧、１０２及び１０３は差動出力電圧、１０４及び１０５はアナログスイッチ回路を制御する制御信号、１０６は入力基準電圧である。
【０００４】
差動入力電圧１００及び１０１はアナログスイッチ回路１及び２の一端に接続され、アナログスイッチ回路１の他端は容量３の一端及びアナログスイッチ回路７の一端にそれぞれ接続される。また、アナログスイッチ回路２の他端は容量４の一端及びアナログスイッチ回路８の一端にそれぞれ接続される。
【０００５】
容量３の他端はアナログスイッチ回路５の一端及びアンプ９の非反転入力端子に接続され、アンプ９の反転出力端子は差動出力電圧１０２を出力すると共にアナログスイッチ回路５及び７の他端にそれぞれ接続される。
【０００６】
容量４の他端はアナログスイッチ回路６の一端及びアンプ９の反転入力端子に接続され、アンプ９の非反転出力端子は差動出力電圧１０３を出力すると共にアナログスイッチ回路６及び８の他端にそれぞれ接続される。
【０００７】
また、制御信号１０４はアナログスイッチ回路１，２，５及び６の制御入力端子にそれぞれ接続され、制御信号１０５はアナログスイッチ回路７及び８の制御入力端子にそれぞれ接続される。
【０００８】
ここで、図４に示す従来例の動作を説明する。制御信号１０４及び１０５がそれぞれ制御端子に接続されたアナログスイッチ回路を排他的に”ＯＮ／ＯＦＦ”させる。
【０００９】
例えば、第１のフェーズ（サンプルモード）でアナログスイッチ回路１，２，５及び６を”ＯＮ”、アナログスイッチ回路７及び８を”ＯＦＦ”にし、第２のフェーズ（ホールドモード）でアナログスイッチ回路１，２，５及び６を”ＯＦＦ”、アナログスイッチ回路７及び８を”ＯＮ”にする。
【００１０】
また、差動入力電圧の差動電圧を”Ｖind”、同相電圧を”Ｖinc”、差動入力電圧１００及び１０１を”Ｖinp”及び”Ｖinn”とした場合、
Ｖinp＝Ｖind／２＋Ｖinc （１）
Ｖinn＝−Ｖind／２＋Ｖinc （２）
となる。すなわち、差動入力電圧間の差電圧は”Ｖinp−Ｖinn＝Ｖind”である。
【００１１】
前述の第１フェーズにおいて、アンプ９は反転出力端子が非反転入力端子に帰還され、非反転出力端子が反転入力端子に帰還されるのでそれぞれ電圧フォロワ回路として動作する。
【００１２】
この時、アンプ９の仮想接地された入力端子の電圧である入力基準電圧１０６を”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００１３】
次に、前述の第２フェーズにおいて、アンプ９には容量３及び４を介した帰還ループができる。アンプ９の入力バイアス電流を”０”とすれば容量３及び４に充電された電荷は放電されないので差動入力電圧１００及び１０１の最終電圧値が保持される。
【００１４】
この結果、差動出力電圧１０２として”Ｖind／２＋Ｖinc”が出力され、差動出力電圧１０３として”−Ｖind／２＋Ｖinc”が出力される。
【００１５】
また、図５は従来のスイッチトキャパシタアンプの他の一例を示す構成ブロック図である。図５において３，４，９，１００及び１０１は図４と同一符号を付してあり、１０，１１，１２，１３，１４，１５，１６及び１７はＭＯＳトランジスタの記号で示されたアナログスイッチ回路，１０２ａ及び１０３ａは差動出力電圧、１０４ａ及び１０５ａはアナログスイッチ回路を制御する制御信号、１０６ａは外部入力の入力基準電圧である。
【００１６】
差動入力電圧１００及び１０１はアナログスイッチ回路１０及び１３の一端に接続され、アナログスイッチ回路１０の他端は容量３の一端及びアナログスイッチ回路１４の一端にそれぞれ接続される。また、アナログスイッチ回路１３の他端は容量４の一端及びアナログスイッチ回路１７の一端にそれぞれ接続される。
【００１７】
容量３の他端はアナログスイッチ回路１１及び１５の一端に接続され、容量４の他端はアナログスイッチ回路１２及び１６の一端に接続され、アナログスイッチ回路１１及び１２の他端には入力基準電圧１０６ａが印加される。また、アナログスイッチ回路１５及び１６の他端はアンプ９の非反転入力端子及び反転入力端子にそれぞれ接続される。
【００１８】
アンプ９の反転出力端子は差動出力電圧１０２ａを出力すると共にアナログスイッチ回路１４の他端に接続され、アンプ９の非反転出力端子は差動出力電圧１０３ａを出力すると共にアナログスイッチ回路１７の他端にそれぞれ接続される。
【００１９】
また、制御信号１０４ａはアナログスイッチ回路１０，１１，１２及び１３の制御入力端子にそれぞれ接続され、制御信号１０５ａはアナログスイッチ回路１４，１５，１６及び１７の制御入力端子にそれぞれ接続される。
【００２０】
ここで、図５に示す従来例の動作を説明する。制御信号１０４ａ及び１０５ａがそれぞれ制御端子に接続されたアナログスイッチ回路を排他的に”ＯＮ／ＯＦＦ”させる。
【００２１】
例えば、第１のフェーズ（サンプルモード）でアナログスイッチ回路１０〜１３を”ＯＮ”、アナログスイッチ回路１４〜１７を”ＯＦＦ”にし、第２のフェーズ（ホールドモード）でアナログスイッチ回路１０〜１３を”ＯＦＦ”、アナログスイッチ回路１４〜１７を”ＯＮ”にする。また、前述の式（１）及び式（２）が同様に成立するものとする。
【００２２】
前述の第１フェーズにおいて、容量３の両端には差動入力電圧１００と入力基準電圧１０６ａが印加され、容量４の両端には差動入力電圧１０１と入力基準電圧１０６ａが印加される。
【００２３】
この時、入力基準電圧１０６ａを”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００２４】
次に、前述の第２フェーズにおいて、アンプ９には容量３及び４を介した帰還ループができる。アンプ９の入力バイアス電流を”０”とすれば容量３及び４に充電された電荷は放電されないので差動入力電圧１００及び１０１の最終電圧値が保持される。
【００２５】
この結果、差動出力電圧１０２ａとして”Ｖind／２＋Ｖinc”が出力され、差動出力電圧１０３ａとして”−Ｖind／２＋Ｖinc”が出力される。
【００２６】
【発明が解決しようとする課題】
しかし、図４及び図５に示す従来例ではサンプルモードにおいて容量３及び４に充電される同相電圧成分は同相電圧”Ｖinc”に依存しているので一定ではない。また、ホールドモードにおいても容量３及び４に充電された電荷が転送されるのでアンプ９に印加される同相電圧成分も同相電圧”Ｖinc”に依存してしまう。
【００２７】
このため、アンプ９の各種特性が同相電圧成分に依存する場合には、同相電圧”Ｖinc”の変動によってアンプ９の各種特性が影響を受けてしまうと言った問題点があった。
【００２８】
また、同相電圧”Ｖinc”の影響が少ない場合であっても、同相電圧”Ｖinc”の変動を吸収するためにアンプ９の動作点にマージンを持たせた設計が必要となり、設計の柔軟性が損なわれると言った問題点があった。
【００２９】
このような問題点を解決するためにコモンモードフィードバックを用いることがある。図６はこのようなコモンモードフィードバックを用いた従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【００３０】
図６において３，４，９，１０〜１７，１００，１０１，１０４ａ，１０５ａ及び１０６ａは図５と同一符号を付してあり、１８は同相電圧制御回路、１０２ｂ及び１０３ｂは差動出力電圧である。
【００３１】
基本的な接続関係は図５に示す従来例と同様であり異なる点は、アンプ９の出力である差動出力電圧１０２ｂ及び１０３ｂが同相電圧制御回路１８に入力され、同相電圧制御回路１８の出力がアンプ９に帰還される点である。
【００３２】
ここで、図６に示す従来例の動作を説明する。但し、図５の説明と重複する部分に関しては説明を省略する。同相電圧制御回路１８は通常コモンモードフィードバック回路と呼ばれる周知の技術である。
【００３３】
同相電圧制御回路１８はアンプ９の差動出力電圧の同相電圧を検出して、この同相電圧が一定値になるようにアンプ９を制御するものである。
【００３４】
但し、図６に示すような従来例では、差動出力電圧の同相電圧を一定にすることは可能であるものの、容量３及び４には同相電圧が依然保持されている。このため、同相電圧に変動がある場合に同相電圧制御回路１８でフィードバックをかけるとアンプ９の入力端子側に同相電圧の変動分が現れてしまい、やはり、設計の柔軟性が損なわれると言った問題点があった。
従って本発明が解決しようとする課題は、入力同相電圧の変動の影響を受けないスイッチトキャパシタアンプを実現することにある。
【００３５】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
差動入出力のトランスコンダクタンス・アンプと、第１及び第２のホールドキャパシタと、第１の制御信号でＯＮ／ＯＦＦが制御されＯＮの時に一方の差動入力電圧と入力基準電圧の差分を前記第１のホールドキャパシタの両端に印加し、他方の差動入力電圧と入力基準電圧の差分を前記第２のホールドキャパシタの両端に印加する複数のアナログスイッチ回路と、第２の制御信号で前記第１の制御信号とは排他的にＯＮ／ＯＦＦが制御されＯＮの時に前記第１のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの非反転入力端子と反転出力端子間に印加し、前記第２のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの反転入力端子と非反転出力端子間に印加する複数のアナログスイッチ回路と、差動入力電圧の中点の電圧を定電圧だけレベルシフトして前記入力基準電圧として出力する同相電圧制御手段とを備えたことにより、ホールドキャパシタには同相電圧が保持されず、入力同相電圧の変動の影響を受けないことになる。
【００３６】
請求項２記載の発明は、
請求項１記載の発明であるスイッチトキャパシタアンプにおいて、
前記同相電圧制御手段が、
前記差動入力電圧のうち同相電圧を検出して出力する同相電圧検出回路と、この同相電圧検出回路の出力電圧を前記定電圧だけシフトして前記入力基準電圧として出力するレベルシフト回路とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３７】
請求項３記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記同相電圧検出回路が、
前記差動入力電圧の一方が一端に接続される第１の抵抗と、抵抗値が前記第１の抵抗の抵抗値に等しく、前記差動入力電圧の他方が一端に接続され、他端が前記第１の抵抗に接続されると共に前記同相電圧を出力する第２の抵抗とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３８】
請求項４記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記レベルシフト回路が、
前記定電圧を出力する定電圧源と、抵抗と、前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電圧源の出力が反転入力端子に接続され、出力が抵抗を介して接地される電圧／電流変換回路とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３９】
請求項５記載の発明は、
請求項４記載の発明であるスイッチトキャパシタアンプにおいて、
前記抵抗の抵抗値が、
前記電圧／電流変換回路の伝達コンダクタンスの逆数であることにより、入力同相電圧の変動の影響を受けないことになる。
【００４０】
請求項６記載の発明は、
請求項４記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電圧源の出力電圧を外部から変更可能にしたことにより、スイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００４１】
請求項７記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記レベルシフト回路が、
定電流源と、抵抗と、前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電流源の出力が反転入力端子及び前記抵抗の一端に接続され、前記抵抗の他端が出力端子に接続される演算増幅器とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００４２】
請求項８記載の発明は、
請求項７記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電流源の出力電流値が、
レベルシフトする前記定電圧を前記抵抗の抵抗値で除算した値であることにより、入力同相電圧の変動の影響を受けないことになる。
【００４３】
請求項９記載の発明は、
請求項７記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電流源の出力電流値を外部から変更可能にしたことにより、スイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００４４】
請求項１０記載の発明は、
請求項１記載のスイッチトキャパシタアンプをカスケード接続したことにより、パイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【００４５】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るスイッチトキャパシタアンプの一実施例を示す構成ブロック図である。図１において３，４，９，１０〜１７，１００，１０１，１０４ａ及び１０５ａは図５と同一符号を付してあり、１９は同相電圧検出回路、２０はレベルシフト回路、１０２ｃ及び１０３ｃは差動出力電圧、１０７はレベルシフト回路２０の出力である入力基準電圧である。
【００４６】
また、１９及び２０は同相電圧制御手段５０を、３，４，９及び１０〜１７はスイッチトキャパシタアンプの１つであるノンリセットアンプ５１をそれぞれ構成している。
【００４７】
ノンリセットアンプ５１における接続関係は図５と同一であり、異なる点は以下の通りである。すなわち、差動入力電圧１００及び１０１は同相電圧検出回路１９に印加され、同相電圧検出回路１９の出力はレベルシフト回路２０に接続される。
【００４８】
そして、レベルシフト回路２０の出力は入力基準電圧１０７としてノンリセットアンプ５１を構成するアナログスイッチ回路１１及び１２の他端に接続される。
【００４９】
ここで、図１に示す実施例の動作を説明する。同相電圧検出回路１９は差動入力電圧１００及び１０１の中点の電圧、言い換えれば、同相電圧”Ｖinc”を検出する。レベルシフト回路２０は検出された中点の電圧を定電圧”Ｖnom”だけレベルシフトさせて出力する。
【００５０】
例えば、レベルシフト回路２０の出力は”Ｖinc−Ｖnom＝Ｖrefc”となる。また、前述の図５の動作説明において、入力基準電圧１０６ａを”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００５１】
従って、容量３の両端には、
が印加され、容量４の両端には、
が印加されることになる。
【００５２】
すなわち、式（３）及び式（４）から分かるように同相電圧”Ｖinc”が相殺されて、差動電圧”Ｖind”と入力電圧に依存しない定電圧”Ｖnom”となる。
【００５３】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、ホールドキャパシタである容量３及び４には同相電圧が保持されず、勿論、出力電圧にも同相電圧成分が存在しないので、入力同相電圧の変動の影響を受けないことになる。
【００５４】
また、図２は同相電圧検出回路１９及びレベルシフト回路２０の具体例を示す構成ブロック図である。図２において５０，５１，１００及び１０１は図１と同一符号を付してあり、２１，２２及び２５は抵抗、２３は電圧／電流変換回路（以下、単にＶ／Ｉ変換回路と呼ぶ。）、２４は定電圧源、１０７ａはノンリセットアンプ２１に供給する入力基準電圧である。
【００５５】
また、２１及び２２は同相電圧検出回路５２を、２３，２４及び２５はレベルシフト回路５３をそれぞれ構成している。
【００５６】
差動入力電圧１００及び１０１は抵抗２１及び２２の一端にそれぞれに印加され、抵抗２１の他端は抵抗２２の他端とＶ／Ｉ変換回路２３の非反転入力端子に接続される。
【００５７】
定電圧源２４の一端はＶ／Ｉ変換回路２３の反転入力端子に接続され、Ｖ／Ｉ変換回路２３の出力は抵抗２５の一端及び入力基準電圧１０７ａとしてノンリセットアンプを構成するアナログスイッチ回路１１及び１２（図示せず。）の他端に接続される。さらに、定電圧源２４の他端と抵抗２５の他端は接地される。
【００５８】
ここで、図２に示す具体例の説明をする。抵抗２１及び２２の抵抗値は等しく、Ｖ／Ｉ変換回路２３の利得である伝達コンダクタンスを”ｇｍ”、定電圧源２４の出力電圧値を”Ｖnom”、抵抗２５の抵抗値を”１／ｇｍ”と設定する。
【００５９】
この場合、抵抗２１と抵抗２２の接続点の電圧は差動入力電圧１００及び１０１の常に中点の電圧”Ｖinc”となる。この電圧”Ｖinc”がＶ／Ｉ変換回路２３で非反転の電流に変換され、また、低電圧源２４の出力電圧”Ｖnom”がＶ／Ｉ変換回路２３で反転した電流に変換される。
【００６０】
すなわち、Ｖ／Ｉ変換回路２３の出力電流を”Ｉout”とすれば、
Ｉout＝ｇｍ×(Ｖinc−Vnom) （５）
となる。
【００６１】
そして、この出力電流が抵抗２５により電圧値に変換されるので、入力基準電圧１０７ａ”Ｖrefc”は、
となる。
【００６２】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、前述のように入力同相電圧の変動の影響を受けないことになる。
【００６３】
また、図３は同相電圧検出回路１９及びレベルシフト回路２０の他の具体例を示す構成ブロック図である。図３において２１，２２，５０，５１，５２，１００及び１０１は図２と同一符号を付してあり、２６は演算増幅器、２７は定電流源、２８は抵抗、１０７ｂはノンリセットアップ２１に供給する入力基準電圧である。また、２６，２７及び２８はレベルシフト回路５４を構成している。
【００６４】
接続関係は図２に示す具体例と基本的の同一であり異なる点は以下の点である。すなわち、抵抗２１及び２２の接続点が演算増幅器２６の非反転入力端子に接続され、演算増幅器２６の出力が抵抗２８の一端に接続される。そして、抵抗２８の他端が演算増幅器２６の反転入力端子及び定電流源２７の一端に接続され、定電流源２７の他端が接地される。
【００６５】
ここで、図３に示す具体例の説明をする。但し、図２に示す具体例と同様の部分に関しては説明は省略する。抵抗２８の抵抗値を”Ｒ”、定電流源２７の出力電流値を”Ｉ＝Ｖnom／Ｒ”と設定する。
【００６６】
この場合、定電流源２７の出力電流”Ｉ”が抵抗２８を介して演算増幅器２６の出力端子に流れ込むので、演算増幅器２６の出力電圧は反転入力端子の電圧から抵抗２８における電圧降下分を減算した電圧となる。
【００６７】
一方、演算増幅器２６の非反転入力端子に印加される電圧は抵抗２１と抵抗２２の接続点の電圧”Ｖinc”であり、演算増幅器の入力端子は仮想接地されているので、演算増幅器２６の反転入力端子の電圧は”Ｖinc”となる。
【００６８】
すなわち、演算増幅器２６の出力電圧を”Ｖout’”とすれば、
となる。
【００６９】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、前述のように入力同相電圧の変動の影響を受けないことになる。
【００７０】
なお、図１に示す実施例では入力信号をサンプルするサンプルモード及びサンプルした信号をホールドするホールドモードの２つのモードから構成されるノンリセットアンプであるスイッチトキャパシタアンプを例示しているが、特にこの構成に限定されるものではなく、その他の構成のスイッチトキャパシタアンプに適用することも可能である。
【００７１】
また、図２中の定電圧源２４及び図３中の定電流源２７の出力値である”Ｖnom”及び”Ｉ”は固定値であっても良く。また、外部から設定することで可変としても構わない。この場合には、レベルシフトさせる電圧が制御できるのでスイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００７２】
また、アンプ９にコモンモード・フィードバックをかける必要がないので、スイッチトキャパシタアンプをカスケード接続するパイプライン動作であってもパイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【００７３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至５，７及び請求項８の発明によれば、差動入力電圧の中点の電圧を定電圧だけレベルシフトさせた電圧をスイッチトキャパシタアンプの入力基準電圧とすることにより、ホールドキャパシタには同相電圧が保持されず、入力同相電圧の変動の影響を受けないことになる。
【００７４】
また、請求項６及び請求項９の発明によれば、定電圧源及び定電流源の出力値を外部から変更可能とすることにより、レベルシフトさせる電圧が制御できるのでスイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００７５】
また、請求項１０の発明によれば、請求項１記載のスイッチトキャパシタアンプをカスケード接続することにより、パイプライン動作であってもパイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るスイッチトキャパシタアンプの一実施例を示す構成ブロック図である。
【図２】同相電圧検出回路及びレベルシフト回路の具体例を示す構成ブロック図である。
【図３】同相電圧検出回路及びレベルシフト回路の他の具体例を示す構成ブロック図である。
【図４】従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【図５】従来のスイッチトキャパシタアンプの他の一例を示す構成ブロック図である。
【図６】コモンモードフィードバックを用いた従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【符号の説明】
１，２，５，６，７，８，１０，１１，１２，１３，１４，１５，１６，１７
アナログスイッチ回路
３，４ 容量
９ トランスコンダクタンス・アンプ
１８ 同相電圧制御回路
１９ 同相電圧検出回路
２０ レベルシフト回路
２１，２２，２５，２８ 抵抗
２３ 電圧／電流変換回路
２４ 定電圧源
２６ 演算増幅器
２７ 定電流源
５０ 同相電圧制御手段
５１ ノンリセットアンプ
５２ 同相電圧検出回路
５３，５４ レベルシフト回路
１００，１０１ 差動入力電圧
１０２，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０３ａ，１０３ｂ，１０３ｃ 差動出力電圧
１０４，１０４ａ，１０５，１０５ａ 制御信号
１０６，１０６ａ，１０７，１０７ａ，１０７ｂ 入力基準電圧
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器等のアナログＩＣ内で用いられるスイッチトキャパシタアンプに関し、特に入力同相電圧の変動の影響を受けないスイッチトキャパシタアンプに関する。
【０００２】
【従来の技術】
従来の差動入出力のスイッチトキャパシタアンプでは第１のフェーズで差動入力信号をホールドキャパシタにサンプリングし、第２のフェーズでその値をホールドするものである。
【０００３】
図４はこのような従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。図４において１，２，５，６，７及び８はＭＯＳ（Metal Oxide Semiconductor）トランジスタの記号で示されたアナログスイッチ回路、３及び４はホールドキャパシタである容量、９は差動入出力のトランスコンダクタンス・アンプ（以下、単にアンプと呼ぶ。）、１００及び１０１は差動入力電圧、１０２及び１０３は差動出力電圧、１０４及び１０５はアナログスイッチ回路を制御する制御信号、１０６は入力基準電圧である。
【０００４】
差動入力電圧１００及び１０１はアナログスイッチ回路１及び２の一端に接続され、アナログスイッチ回路１の他端は容量３の一端及びアナログスイッチ回路７の一端にそれぞれ接続される。また、アナログスイッチ回路２の他端は容量４の一端及びアナログスイッチ回路８の一端にそれぞれ接続される。
【０００５】
容量３の他端はアナログスイッチ回路５の一端及びアンプ９の非反転入力端子に接続され、アンプ９の反転出力端子は差動出力電圧１０２を出力すると共にアナログスイッチ回路５及び７の他端にそれぞれ接続される。
【０００６】
容量４の他端はアナログスイッチ回路６の一端及びアンプ９の反転入力端子に接続され、アンプ９の非反転出力端子は差動出力電圧１０３を出力すると共にアナログスイッチ回路６及び８の他端にそれぞれ接続される。
【０００７】
また、制御信号１０４はアナログスイッチ回路１，２，５及び６の制御入力端子にそれぞれ接続され、制御信号１０５はアナログスイッチ回路７及び８の制御入力端子にそれぞれ接続される。
【０００８】
ここで、図４に示す従来例の動作を説明する。制御信号１０４及び１０５がそれぞれ制御端子に接続されたアナログスイッチ回路を排他的に”ＯＮ／ＯＦＦ”させる。
【０００９】
例えば、第１のフェーズ（サンプルモード）でアナログスイッチ回路１，２，５及び６を”ＯＮ”、アナログスイッチ回路７及び８を”ＯＦＦ”にし、第２のフェーズ（ホールドモード）でアナログスイッチ回路１，２，５及び６を”ＯＦＦ”、アナログスイッチ回路７及び８を”ＯＮ”にする。
【００１０】
また、差動入力電圧の差動電圧を”Ｖind”、同相電圧を”Ｖinc”、差動入力電圧１００及び１０１を”Ｖinp”及び”Ｖinn”とした場合、
Ｖinp＝Ｖind／２＋Ｖinc （１）
Ｖinn＝−Ｖind／２＋Ｖinc （２）
となる。すなわち、差動入力電圧間の差電圧は”Ｖinp−Ｖinn＝Ｖind”である。
【００１１】
前述の第１フェーズにおいて、アンプ９は反転出力端子が非反転入力端子に帰還され、非反転出力端子が反転入力端子に帰還されるのでそれぞれ電圧フォロワ回路として動作する。
【００１２】
この時、アンプ９の仮想接地された入力端子の電圧である入力基準電圧１０６を”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００１３】
次に、前述の第２フェーズにおいて、アンプ９には容量３及び４を介した帰還ループができる。アンプ９の入力バイアス電流を”０”とすれば容量３及び４に充電された電荷は放電されないので差動入力電圧１００及び１０１の最終電圧値が保持される。
【００１４】
この結果、差動出力電圧１０２として”Ｖind／２＋Ｖinc”が出力され、差動出力電圧１０３として”−Ｖind／２＋Ｖinc”が出力される。
【００１５】
また、図５は従来のスイッチトキャパシタアンプの他の一例を示す構成ブロック図である。図５において３，４，９，１００及び１０１は図４と同一符号を付してあり、１０，１１，１２，１３，１４，１５，１６及び１７はＭＯＳトランジスタの記号で示されたアナログスイッチ回路，１０２ａ及び１０３ａは差動出力電圧、１０４ａ及び１０５ａはアナログスイッチ回路を制御する制御信号、１０６ａは外部入力の入力基準電圧である。
【００１６】
差動入力電圧１００及び１０１はアナログスイッチ回路１０及び１３の一端に接続され、アナログスイッチ回路１０の他端は容量３の一端及びアナログスイッチ回路１４の一端にそれぞれ接続される。また、アナログスイッチ回路１３の他端は容量４の一端及びアナログスイッチ回路１７の一端にそれぞれ接続される。
【００１７】
容量３の他端はアナログスイッチ回路１１及び１５の一端に接続され、容量４の他端はアナログスイッチ回路１２及び１６の一端に接続され、アナログスイッチ回路１１及び１２の他端には入力基準電圧１０６ａが印加される。また、アナログスイッチ回路１５及び１６の他端はアンプ９の非反転入力端子及び反転入力端子にそれぞれ接続される。
【００１８】
アンプ９の反転出力端子は差動出力電圧１０２ａを出力すると共にアナログスイッチ回路１４の他端に接続され、アンプ９の非反転出力端子は差動出力電圧１０３ａを出力すると共にアナログスイッチ回路１７の他端にそれぞれ接続される。
【００１９】
また、制御信号１０４ａはアナログスイッチ回路１０，１１，１２及び１３の制御入力端子にそれぞれ接続され、制御信号１０５ａはアナログスイッチ回路１４，１５，１６及び１７の制御入力端子にそれぞれ接続される。
【００２０】
ここで、図５に示す従来例の動作を説明する。制御信号１０４ａ及び１０５ａがそれぞれ制御端子に接続されたアナログスイッチ回路を排他的に”ＯＮ／ＯＦＦ”させる。
【００２１】
例えば、第１のフェーズ（サンプルモード）でアナログスイッチ回路１０〜１３を”ＯＮ”、アナログスイッチ回路１４〜１７を”ＯＦＦ”にし、第２のフェーズ（ホールドモード）でアナログスイッチ回路１０〜１３を”ＯＦＦ”、アナログスイッチ回路１４〜１７を”ＯＮ”にする。また、前述の式（１）及び式（２）が同様に成立するものとする。
【００２２】
前述の第１フェーズにおいて、容量３の両端には差動入力電圧１００と入力基準電圧１０６ａが印加され、容量４の両端には差動入力電圧１０１と入力基準電圧１０６ａが印加される。
【００２３】
この時、入力基準電圧１０６ａを”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００２４】
次に、前述の第２フェーズにおいて、アンプ９には容量３及び４を介した帰還ループができる。アンプ９の入力バイアス電流を”０”とすれば容量３及び４に充電された電荷は放電されないので差動入力電圧１００及び１０１の最終電圧値が保持される。
【００２５】
この結果、差動出力電圧１０２ａとして”Ｖind／２＋Ｖinc”が出力され、差動出力電圧１０３ａとして”−Ｖind／２＋Ｖinc”が出力される。
【００２６】
【発明が解決しようとする課題】
しかし、図４及び図５に示す従来例ではサンプルモードにおいて容量３及び４に充電される同相電圧成分は同相電圧”Ｖinc”に依存しているので一定ではない。また、ホールドモードにおいても容量３及び４に充電された電荷が転送されるのでアンプ９に印加される同相電圧成分も同相電圧”Ｖinc”に依存してしまう。
【００２７】
このため、アンプ９の各種特性が同相電圧成分に依存する場合には、同相電圧”Ｖinc”の変動によってアンプ９の各種特性が影響を受けてしまうと言った問題点があった。
【００２８】
また、同相電圧”Ｖinc”の影響が少ない場合であっても、同相電圧”Ｖinc”の変動を吸収するためにアンプ９の動作点にマージンを持たせた設計が必要となり、設計の柔軟性が損なわれると言った問題点があった。
【００２９】
このような問題点を解決するためにコモンモードフィードバックを用いることがある。図６はこのようなコモンモードフィードバックを用いた従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【００３０】
図６において３，４，９，１０〜１７，１００，１０１，１０４ａ，１０５ａ及び１０６ａは図５と同一符号を付してあり、１８は同相電圧制御回路、１０２ｂ及び１０３ｂは差動出力電圧である。
【００３１】
基本的な接続関係は図５に示す従来例と同様であり異なる点は、アンプ９の出力である差動出力電圧１０２ｂ及び１０３ｂが同相電圧制御回路１８に入力され、同相電圧制御回路１８の出力がアンプ９に帰還される点である。
【００３２】
ここで、図６に示す従来例の動作を説明する。但し、図５の説明と重複する部分に関しては説明を省略する。同相電圧制御回路１８は通常コモンモードフィードバック回路と呼ばれる周知の技術である。
【００３３】
同相電圧制御回路１８はアンプ９の差動出力電圧の同相電圧を検出して、この同相電圧が一定値になるようにアンプ９を制御するものである。
【００３４】
但し、図６に示すような従来例では、差動出力電圧の同相電圧を一定にすることは可能であるものの、容量３及び４には同相電圧が依然保持されている。このため、同相電圧に変動がある場合に同相電圧制御回路１８でフィードバックをかけるとアンプ９の入力端子側に同相電圧の変動分が現れてしまい、やはり、設計の柔軟性が損なわれると言った問題点があった。
従って本発明が解決しようとする課題は、入力同相電圧の変動の影響を受けないスイッチトキャパシタアンプを実現することにある。
【００３５】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
差動入出力のトランスコンダクタンス・アンプと、第１及び第２のホールドキャパシタと、第１の制御信号でＯＮ／ＯＦＦが制御されＯＮの時に一方の差動入力電圧と入力基準電圧の差分を前記第１のホールドキャパシタの両端に印加し、他方の差動入力電圧と入力基準電圧の差分を前記第２のホールドキャパシタの両端に印加する複数のアナログスイッチ回路と、第２の制御信号で前記第１の制御信号とは排他的にＯＮ／ＯＦＦが制御されＯＮの時に前記第１のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの非反転入力端子と反転出力端子間に印加し、前記第２のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの反転入力端子と非反転出力端子間に印加する複数のアナログスイッチ回路と、差動入力電圧の中点の電圧を定電圧だけレベルシフトして前記入力基準電圧として出力する同相電圧制御手段とを備えたことにより、ホールドキャパシタには同相電圧が保持されず、入力同相電圧の変動の影響を受けないことになる。
【００３６】
請求項２記載の発明は、
請求項１記載の発明であるスイッチトキャパシタアンプにおいて、
前記同相電圧制御手段が、
前記差動入力電圧のうち同相電圧を検出して出力する同相電圧検出回路と、この同相電圧検出回路の出力電圧を前記定電圧だけシフトして前記入力基準電圧として出力するレベルシフト回路とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３７】
請求項３記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記同相電圧検出回路が、
前記差動入力電圧の一方が一端に接続される第１の抵抗と、抵抗値が前記第１の抵抗の抵抗値に等しく、前記差動入力電圧の他方が一端に接続され、他端が前記第１の抵抗に接続されると共に前記同相電圧を出力する第２の抵抗とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３８】
請求項４記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記レベルシフト回路が、
前記定電圧を出力する定電圧源と、抵抗と、前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電圧源の出力が反転入力端子に接続され、出力が抵抗を介して接地される電圧／電流変換回路とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００３９】
請求項５記載の発明は、
請求項４記載の発明であるスイッチトキャパシタアンプにおいて、
前記抵抗の抵抗値が、
前記電圧／電流変換回路の伝達コンダクタンスの逆数であることにより、入力同相電圧の変動の影響を受けないことになる。
【００４０】
請求項６記載の発明は、
請求項４記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電圧源の出力電圧を外部から変更可能にしたことにより、スイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００４１】
請求項７記載の発明は、
請求項２記載の発明であるスイッチトキャパシタアンプにおいて、
前記レベルシフト回路が、
定電流源と、抵抗と、前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電流源の出力が反転入力端子及び前記抵抗の一端に接続され、前記抵抗の他端が出力端子に接続される演算増幅器とから構成されることにより、入力同相電圧の変動の影響を受けないことになる。
【００４２】
請求項８記載の発明は、
請求項７記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電流源の出力電流値が、
レベルシフトする前記定電圧を前記抵抗の抵抗値で除算した値であることにより、入力同相電圧の変動の影響を受けないことになる。
【００４３】
請求項９記載の発明は、
請求項７記載の発明であるスイッチトキャパシタアンプにおいて、
前記定電流源の出力電流値を外部から変更可能にしたことにより、スイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００４４】
請求項１０記載の発明は、
請求項１記載のスイッチトキャパシタアンプをカスケード接続したことにより、パイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【００４５】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るスイッチトキャパシタアンプの一実施例を示す構成ブロック図である。図１において３，４，９，１０〜１７，１００，１０１，１０４ａ及び１０５ａは図５と同一符号を付してあり、１９は同相電圧検出回路、２０はレベルシフト回路、１０２ｃ及び１０３ｃは差動出力電圧、１０７はレベルシフト回路２０の出力である入力基準電圧である。
【００４６】
また、１９及び２０は同相電圧制御手段５０を、３，４，９及び１０〜１７はスイッチトキャパシタアンプの１つであるノンリセットアンプ５１をそれぞれ構成している。
【００４７】
ノンリセットアンプ５１における接続関係は図５と同一であり、異なる点は以下の通りである。すなわち、差動入力電圧１００及び１０１は同相電圧検出回路１９に印加され、同相電圧検出回路１９の出力はレベルシフト回路２０に接続される。
【００４８】
そして、レベルシフト回路２０の出力は入力基準電圧１０７としてノンリセットアンプ５１を構成するアナログスイッチ回路１１及び１２の他端に接続される。
【００４９】
ここで、図１に示す実施例の動作を説明する。同相電圧検出回路１９は差動入力電圧１００及び１０１の中点の電圧、言い換えれば、同相電圧”Ｖinc”を検出する。レベルシフト回路２０は検出された中点の電圧を定電圧”Ｖnom”だけレベルシフトさせて出力する。
【００５０】
例えば、レベルシフト回路２０の出力は”Ｖinc−Ｖnom＝Ｖrefc”となる。また、前述の図５の動作説明において、入力基準電圧１０６ａを”Ｖrefc”とすれば、容量３の両端には”Ｖind／２＋Ｖinc−Ｖrefc”が印加され、容量４の両端には”−Ｖind／２＋Ｖinc−Ｖrefc”が印加され、それぞれの容量３及び４に電荷が充電されることになる。
【００５１】
従って、容量３の両端には、
【００５２】
すなわち、式（３）及び式（４）から分かるように同相電圧”Ｖinc”が相殺されて、差動電圧”Ｖind”と入力電圧に依存しない定電圧”Ｖnom”となる。
【００５３】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、ホールドキャパシタである容量３及び４には同相電圧が保持されず、勿論、出力電圧にも同相電圧成分が存在しないので、入力同相電圧の変動の影響を受けないことになる。
【００５４】
また、図２は同相電圧検出回路１９及びレベルシフト回路２０の具体例を示す構成ブロック図である。図２において５０，５１，１００及び１０１は図１と同一符号を付してあり、２１，２２及び２５は抵抗、２３は電圧／電流変換回路（以下、単にＶ／Ｉ変換回路と呼ぶ。）、２４は定電圧源、１０７ａはノンリセットアンプ２１に供給する入力基準電圧である。
【００５５】
また、２１及び２２は同相電圧検出回路５２を、２３，２４及び２５はレベルシフト回路５３をそれぞれ構成している。
【００５６】
差動入力電圧１００及び１０１は抵抗２１及び２２の一端にそれぞれに印加され、抵抗２１の他端は抵抗２２の他端とＶ／Ｉ変換回路２３の非反転入力端子に接続される。
【００５７】
定電圧源２４の一端はＶ／Ｉ変換回路２３の反転入力端子に接続され、Ｖ／Ｉ変換回路２３の出力は抵抗２５の一端及び入力基準電圧１０７ａとしてノンリセットアンプを構成するアナログスイッチ回路１１及び１２（図示せず。）の他端に接続される。さらに、定電圧源２４の他端と抵抗２５の他端は接地される。
【００５８】
ここで、図２に示す具体例の説明をする。抵抗２１及び２２の抵抗値は等しく、Ｖ／Ｉ変換回路２３の利得である伝達コンダクタンスを”ｇｍ”、定電圧源２４の出力電圧値を”Ｖnom”、抵抗２５の抵抗値を”１／ｇｍ”と設定する。
【００５９】
この場合、抵抗２１と抵抗２２の接続点の電圧は差動入力電圧１００及び１０１の常に中点の電圧”Ｖinc”となる。この電圧”Ｖinc”がＶ／Ｉ変換回路２３で非反転の電流に変換され、また、低電圧源２４の出力電圧”Ｖnom”がＶ／Ｉ変換回路２３で反転した電流に変換される。
【００６０】
すなわち、Ｖ／Ｉ変換回路２３の出力電流を”Ｉout”とすれば、
Ｉout＝ｇｍ×(Ｖinc−Vnom) （５）
となる。
【００６１】
そして、この出力電流が抵抗２５により電圧値に変換されるので、入力基準電圧１０７ａ”Ｖrefc”は、
【００６２】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、前述のように入力同相電圧の変動の影響を受けないことになる。
【００６３】
また、図３は同相電圧検出回路１９及びレベルシフト回路２０の他の具体例を示す構成ブロック図である。図３において２１，２２，５０，５１，５２，１００及び１０１は図２と同一符号を付してあり、２６は演算増幅器、２７は定電流源、２８は抵抗、１０７ｂはノンリセットアップ２１に供給する入力基準電圧である。また、２６，２７及び２８はレベルシフト回路５４を構成している。
【００６４】
接続関係は図２に示す具体例と基本的の同一であり異なる点は以下の点である。すなわち、抵抗２１及び２２の接続点が演算増幅器２６の非反転入力端子に接続され、演算増幅器２６の出力が抵抗２８の一端に接続される。そして、抵抗２８の他端が演算増幅器２６の反転入力端子及び定電流源２７の一端に接続され、定電流源２７の他端が接地される。
【００６５】
ここで、図３に示す具体例の説明をする。但し、図２に示す具体例と同様の部分に関しては説明は省略する。抵抗２８の抵抗値を”Ｒ”、定電流源２７の出力電流値を”Ｉ＝Ｖnom／Ｒ”と設定する。
【００６６】
この場合、定電流源２７の出力電流”Ｉ”が抵抗２８を介して演算増幅器２６の出力端子に流れ込むので、演算増幅器２６の出力電圧は反転入力端子の電圧から抵抗２８における電圧降下分を減算した電圧となる。
【００６７】
一方、演算増幅器２６の非反転入力端子に印加される電圧は抵抗２１と抵抗２２の接続点の電圧”Ｖinc”であり、演算増幅器の入力端子は仮想接地されているので、演算増幅器２６の反転入力端子の電圧は”Ｖinc”となる。
【００６８】
すなわち、演算増幅器２６の出力電圧を”Ｖout’”とすれば、
【００６９】
この結果、差動入力電圧１００及び１０１の中点の電圧を定電圧”Ｖnom”だけレベルシフトさせた電圧をノンリセットアンプの入力基準電圧とすることにより、前述のように入力同相電圧の変動の影響を受けないことになる。
【００７０】
なお、図１に示す実施例では入力信号をサンプルするサンプルモード及びサンプルした信号をホールドするホールドモードの２つのモードから構成されるノンリセットアンプであるスイッチトキャパシタアンプを例示しているが、特にこの構成に限定されるものではなく、その他の構成のスイッチトキャパシタアンプに適用することも可能である。
【００７１】
また、図２中の定電圧源２４及び図３中の定電流源２７の出力値である”Ｖnom”及び”Ｉ”は固定値であっても良く。また、外部から設定することで可変としても構わない。この場合には、レベルシフトさせる電圧が制御できるのでスイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００７２】
また、アンプ９にコモンモード・フィードバックをかける必要がないので、スイッチトキャパシタアンプをカスケード接続するパイプライン動作であってもパイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【００７３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至５，７及び請求項８の発明によれば、差動入力電圧の中点の電圧を定電圧だけレベルシフトさせた電圧をスイッチトキャパシタアンプの入力基準電圧とすることにより、ホールドキャパシタには同相電圧が保持されず、入力同相電圧の変動の影響を受けないことになる。
【００７４】
また、請求項６及び請求項９の発明によれば、定電圧源及び定電流源の出力値を外部から変更可能とすることにより、レベルシフトさせる電圧が制御できるのでスイッチトキャパシタアンプの性能が最も良くなる動作点に設定することが可能になる。
【００７５】
また、請求項１０の発明によれば、請求項１記載のスイッチトキャパシタアンプをカスケード接続することにより、パイプライン動作であってもパイプラインを構成する各段毎に安定した同相電圧を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るスイッチトキャパシタアンプの一実施例を示す構成ブロック図である。
【図２】同相電圧検出回路及びレベルシフト回路の具体例を示す構成ブロック図である。
【図３】同相電圧検出回路及びレベルシフト回路の他の具体例を示す構成ブロック図である。
【図４】従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【図５】従来のスイッチトキャパシタアンプの他の一例を示す構成ブロック図である。
【図６】コモンモードフィードバックを用いた従来のスイッチトキャパシタアンプの一例を示す構成ブロック図である。
【符号の説明】
１，２，５，６，７，８，１０，１１，１２，１３，１４，１５，１６，１７
アナログスイッチ回路
３，４ 容量
９ トランスコンダクタンス・アンプ
１８ 同相電圧制御回路
１９ 同相電圧検出回路
２０ レベルシフト回路
２１，２２，２５，２８ 抵抗
２３ 電圧／電流変換回路
２４ 定電圧源
２６ 演算増幅器
２７ 定電流源
５０ 同相電圧制御手段
５１ ノンリセットアンプ
５２ 同相電圧検出回路
５３，５４ レベルシフト回路
１００，１０１ 差動入力電圧
１０２，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０３ａ，１０３ｂ，１０３ｃ 差動出力電圧
１０４，１０４ａ，１０５，１０５ａ 制御信号
１０６，１０６ａ，１０７，１０７ａ，１０７ｂ 入力基準電圧
Claims (10)
- 差動入出力のトランスコンダクタンス・アンプと、
第１及び第２のホールドキャパシタと、
第１の制御信号でＯＮ／ＯＦＦが制御されＯＮの時に一方の差動入力電圧と入力基準電圧の差分を前記第１のホールドキャパシタの両端に印加し、他方の差動入力電圧と入力基準電圧の差分を前記第２のホールドキャパシタの両端に印加する複数のアナログスイッチ回路と、
第２の制御信号で前記第１の制御信号とは排他的にＯＮ／ＯＦＦが制御されＯＮの時に前記第１のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの非反転入力端子と反転出力端子間に印加し、前記第２のホールドキャパシタに保持されている電圧を前記トランスコンダクタンス・アンプの反転入力端子と非反転出力端子間に印加する複数のアナログスイッチ回路と、
前記差動入力電圧の中点の電圧を定電圧だけレベルシフトして前記入力基準電圧として出力する同相電圧制御手段と
を備えたことを特徴とするスイッチトキャパシタアンプ。 - 前記同相電圧制御手段が、
前記差動入力電圧のうち同相電圧を検出して出力する同相電圧検出回路と、
この同相電圧検出回路の出力電圧を前記定電圧だけシフトして前記入力基準電圧として出力するレベルシフト回路とから構成されることを特徴とする
請求項１記載のスイッチトキャパシタアンプ。 - 前記同相電圧検出回路が、
前記差動入力電圧の一方が一端に接続される第１の抵抗と、
抵抗値が前記第１の抵抗の抵抗値に等しく、前記差動入力電圧の他方が一端に接続され、他端が前記第１の抵抗に接続されると共に前記同相電圧を出力する第２の抵抗とから構成されることを特徴とする
請求項２記載のスイッチトキャパシタアンプ。 - 前記レベルシフト回路が、
前記定電圧を出力する定電圧源と、
抵抗と、
前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電圧源の出力が反転入力端子に接続され、出力が抵抗を介して接地される電圧／電流変換回路とから構成されることを特徴とする
請求項２記載のスイッチトキャパシタアンプ。 - 前記抵抗の抵抗値が、
前記電圧／電流変換回路の伝達コンダクタンスの逆数であることを特徴とする
請求項４記載のスイッチトキャパシタアンプ。 - 前記定電圧源の出力電圧を外部から変更可能にしたことを特徴とする
請求項４記載のスイッチトキャパシタアンプ。 - 前記レベルシフト回路が、
定電流源と、
抵抗と、
前記同相電圧検出回路の出力が非反転入力端子に接続され、前記定電流源の出力が反転入力端子及び前記抵抗の一端に接続され、前記抵抗の他端が出力端子に接続される演算増幅器とから構成されることを特徴とする
請求項２記載のスイッチトキャパシタアンプ。 - 前記定電流源の出力電流値が、
レベルシフトする前記定電圧を前記抵抗の抵抗値で除算した値であることを特徴とする
請求項７記載のスイッチトキャパシタアンプ。 - 前記定電流源の出力電流値を外部から変更可能にしたことを特徴とする
請求項７記載のスイッチトキャパシタアンプ。 - 請求項１記載のスイッチトキャパシタアンプをカスケード接続したことを特徴とするスイッチトキャパシタアンプ。
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