JP2005502253A - 低過渡スイッチングを備えた自動ゼロ化ピンポン増幅器 - Google Patents
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Abstract
Description
【0001】
本発明はピンポン増幅器の分野に関し、特にそのような増幅器の過渡スイッチングエラーを低減するための技術に関する。
【背景技術】
【0002】
自動ゼロ化ピンポン増幅器は低入力オフセット電圧を提供することが知られている。図1aに基本的なピンポン増幅器10の概略図を示す。各々が差分の入力および出力を有する2つの増幅器A1およびA2は、信号INPおよびINMからなる差分入力信号を受信する。各増幅器は、コモンモード参照電圧VCMRを受信するために接続されるコモンモード参照電圧入力CMR、および、コモンモードフィードバック回路も含む。コモンモードフィードバック回路は、2つに分割されたこの増幅器の差分出力の合計によって得られるこの増幅器のコモンモード出力電圧を、差分出力電圧がゼロであるときにその出力の各々が通常VCMRに設定されるように設定する。VCMRは、増幅器が高利得を有することができるように、典型的に増幅器の電力レール間の値に設定される。
【0003】
ピンポン増幅器は、一対のスイッチS1およびS2を介してA1の出力に、または、一対のスイッチS3およびS4を介してA2の出力に接続可能である出力増幅器A0も含む。A0は、その出力からその逆転入力に接続される補償コンデンサCCを有し、ピンポン増幅器の単一終端出力OUTに供給する。一対の完全差分ゼロ化増幅器A3およびA4は、それぞれ自動ゼロ化A1およびA2に対して使用される。A3およびA4の入力はそれぞれ対のスイッチS5/S6およびS7/S8を介してA1およびA2の出力に接続される。一対のメモリコンデンサC1およびC2はA3の入力に接続され、メモリコンデンサC3およびC4はA4の入力に接続される。スイッチS9はA1の入力間に接続され、スイッチS10はA2の入力間に接続される。スイッチS11はINMとA1との間に接続され、スイッチS12はINMとA2との間に接続される。
【0004】
これらのスイッチは、図1aに示すタイミング図に従ってこれらを操作する(図示しない)制御回路で制御される。ピンポン増幅器は2段階タイミングサイクルを有する。第1段階(φ1)の間、スイッチS5、S6、および、S9は、メモリコンデンサC1およびC2に保存されるエラー信号によって増幅器A1がゼロ化増幅器A3の出力電流によって自動ゼロ化されるように閉じられる。φ1の間、スイッチS3、S4、および、S12も同じく閉じられ、差分入力信号がA2によって、続いてA0によって増幅されることを可能にする。第2段階(φ2)の間、役割は反転され、スイッチS7、S8、および、S10は、A2が(メモリコンデンサC3およびC4に保存されるエラー信号によって)A4によって自動ゼロ化されるように閉じられ、スイッチS1、S2、および、S11は、入力信号がA1によって、続いてA0によって増幅されるように閉じられる。
【0005】
上述したように、増幅器A1およびA2は、各々コモンモードフィードバック回路を含み、それらは、それらの差分出力電圧がゼロであるときに、通常、それらのコモンモード出力電圧をVCMRに設定する。この構成の1つの弱点は、コモンモードフィードバック回路内の不整合が、VCMRとは異なるコモンモード出力電圧をもたらし得ることである。たとえば、A1およびA2はそれぞれコモンモード出力電圧VCMR1およびVCMR2を発生することができ、不整合のために、VCMR1≠VCMR2である。
【0006】
このタイプの不整合のための可能な原因は図1bに示し、同図はA1またはA2などの完全に差分の増幅器の1つの可能な実施、すなわち、トランジスタM1からM4および電流源I0からI2が演算増幅器を形成し、トランジスタM5からM11および電流源I3がコモンモードフィードバック回路を形成する実施を示す。もし平均的な演算増幅器出力がVCMRより高ければ、より多くの電流がM10およびM11を介してM7に流れ、これは、M5およびM6に出力電圧を引き下げるさせる。しかし、トランジスタM8からM11の間のいかなる不整合も、VCMRとは異なるコモンモード出力電圧をもたらし得、そのため、等しくないVCMR1およびVCMR2の電圧をもたらす。
【0007】
図1aを再び参照すると、VCMR1≠VCMR2であり、タイミングサイクルがφ1からφ2に過渡するとき、A0の反転入力における電圧はほぼVCMR1からVCMR2に変化し、これはVCMR1−VCMR2にほぼ等しい振幅を持つ過渡電流を補償コンデンサCCに注入する。同様に、タイミングサイクルがφ2からφ1に過渡するとき、VCMR2−VCMR1にほぼ等しい振幅を持つ過渡電流がCCに注入される。図1aのタイミング図に示すように、これらの過渡電流はピンポン増幅器の出力に出現し、これは、出力信号の忠実度を低減する。
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述の問題を克服するピンポン増幅器および方法が提示される。VCMR1とVCMR2との間の差が低減され、これが、増幅器の出力にさもなくば出現するスイッチング過渡電流を低減する。
【課題を解決するための手段】
【0009】
新規なピンポン増幅器はエラー増幅器を含み、これは、コモンモード参照電圧VCMRに接続される1つの入力、2つの差分増幅器A1およびA2の1つのコモンモード出力にスイッチング可能に接続されるその他の入力、および、A1およびA2のコモンモード参照電圧入力にスイッチング可能に接続される出力を有する。好ましくはメモリコンデンサであるそれぞれの保存デバイスも2つのコモンモード参照電圧入力に接続される。
【0010】
動作において、エラー増幅器の入力はA1のコモンモード出力に周期的に接続され、その出力はA1のコモンモード参照(CMR)電圧入力に接続される。この構成は、A1のコモンモード出力電圧にVCMRと等しくなることを強制する閉鎖ループを形成する。すなわち、エラー増幅器の出力電圧は、A1のCMR入力に接続されるメモリコンデンサに保存される。同様に、A2のコモンモード参照電圧入力に接続されるメモリコンデンサに保存されるエラー増幅器の出力電圧によって、A2のコモンモード出力電圧にVCMRと等しくなることを強制するために、エラー増幅器の入力および出力はそれぞれA2のコモンモード出力およびコモンモード参照入力に周期的に接続される。
【0011】
CMR入力に接続されるメモリコンデンサに保存される電圧は、VCMR1およびVCMR2がVCMRに等しく保持されるように、A1およびA2のコモンモード出力電圧を継続的に調整する。VCMR1=VCMR2=VCMRを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【0012】
本発明は、好ましくは、増幅器の性能をさらに改善する自動ゼロ化環境設定において使用される。
本発明のさらなる特徴および長所は、添付の図面とともに行う以下の詳細な説明から当業者には明らかである。
【発明を実施するための最良の形態】
【0013】
本発明の原理を説明するピンポン増幅器12の概略図を図2に示す。一対の完全に差分の増幅器A1およびA2は、信号INPおよびINMからなる差分入力信号を各々受信する。A1の差分出力は一対のスイッチS1およびS2に接続され、A2の出力はスイッチS3およびS4に接続される。スイッチS1およびS3の出力はピンポン増幅器の出力OUTPを形成するために一緒に接続され、S2およびS4の出力は出力OUTNを形成するために一緒に接続される。(図示しない)制御回路は、A1の出力とA2の出力との間でOUTPとOUTNを交互に接続するためにS1からS4を操作する。
【0014】
ピンポン増幅器はエラー増幅器A3も含む。A3の入力の1つは、所定のコモンモード参照電圧VCMRに接続され、A3の他の入力はA1およびA2のコモンモード出力にスイッチング可能に接続される。一対のスイッチS5およびS6は、閉じられたときにA1のコモンモード電圧がA3に印加されるように、A1の出力とA3の入力との間に接続される。同様に、一対のスイッチS7およびS8は、閉じられたときにA2のコモンモード電圧がA3に印加されるように、A1の出力とA3の入力との間に接続される。
【0015】
エラー増幅器A3の出力は一対のスイッチS9およびS10に接続され、これの他の側面はそれぞれA1およびA2のCMR入力に接続される。一対の保存デバイス、好ましくはメモリコンデンサCM1およびCM2もそれぞれA1およびA2のCMR入力に接続される。
【0016】
動作において、A1のコモンモード出力はS5およびS6を介してA3に接続され、A3の出力はS9を介してA1のCMR入力に接続される。A2が差分入力信号を増幅し、増幅した信号を出力OUTPおよびOUTNに供給するように、スイッチS1およびS2は開かれ、S3およびS4は閉じられる。このように構成されたとき、エラー増幅器A3の出力は、所望のコモンモード出力電圧VCMRとA1の実際のコモンモード出力電圧との間の差とともに変化する。A1、S5/S6、A3、および、S9は、A1のコモンモード出力電圧にVCMRと等しくなることを強制する閉鎖ループを形成する。この結果をもたらすエラー増幅器出力電圧CV1はメモリコンデンサCM1に保存される。
【0017】
同様に、A1が入力信号を増幅し、A2のコモンモード出力電圧がエラー増幅器A3に接続されるように、S3からS6およびS9は開かれ、かつ、S1、S2、S7、S8、および、S10が開かれる。A3の出力電圧CV2は、A2のコモンモード出力電圧にVCMRと等しくなることを強制し、メモリコンデンサCM2に保存される。
【0018】
この手順は、A1およびA2のコモンモード出力電圧がVCMRと等しくなるように定期的に較正されるように周期的に繰り返される。上述したように、ピンポン増幅器の出力は、A1とA2に交互に接続される。CV1とCV2をそれぞれメモリコンデンサCM1とCM2に保存することによって、A1およびA2のコモンモード出力電圧はVCMRに等しく維持される一方、各々は出力OUTPおよびOUTNに供給する。VCMRに等しく保持されたA1(VCMR1)およびA2(VCMR2)のコモンモード出力電圧によって、さもなくばOUTPおよびOUTNに出現する可能性のある過渡電流スイッチングエラーが低減される。
【0019】
図2に示すスイッチの各々はそれぞれの制御信号によって操作される。このような制御信号は、上述した動作シーケンスを実施する制御回路14によって発生される。そのような制御回路の設計は、タイミング回路の当業者によく知られている。
【0020】
図2は単に本発明の原理を説明することのみを意図されている。実際のピンポン増幅器は自動ゼロ化能力も含む。自動ゼロ化を含むピンポン増幅器20の好ましい実施形態を図3aに示す。A1は完全な差分ゼロ化増幅器A4を使用して自動ゼロ化され、A4の非反転および反転入力は一対のスイッチS11およびS12を介して増幅器A1の対応する出力に接続される。一対のメモリコンデンサCM3およびCM4はそれぞれA4の非反転および反転入力に接続される。A1の出力に自動ゼロ化調整信号を供給するために、A4の出力は負のフィードバック環境設定におけるA1の出力に接続され、A4の非反転および反転出力はそれぞれA1の反転および非反転出力に接続される。
【0021】
同様に、増幅器A2の出力はスイッチS14およびS15を介して完全に差分のゼロ化増幅器A5の入力に接続され、メモリコンデンサCM5およびCM6はA5の入力に接続され、A5の非反転および反転出力はそれぞれA2の反転および非反転出力に接続される。
【0022】
ピンポン増幅器は、好ましくは出力増幅器A0も含み、A0はピンポン増幅器の出力に供給する単一終端出力OUTを有する。A0の差分入力はスイッチS1およびS2の出力に、および、スイッチS3およびS4の出力に接続される。出力増幅器A0は、A0の出力OUTとその反転入力との間に接続されるコンデンサCCなどの関連補償ネットワークを典型的に有する。スイッチS1およびS2が閉じられたとき、A1の差分出力はA0に経路決定され、スイッチS3およびS4が閉じられたとき、A2の出力はA0に経路決定される。
【0023】
動作において、増幅器A1およびA2の各々は、上述したようにそのコモンモード出力電圧が較正される前に自動ゼロ化される。動作シーケンスを説明するタイミング図を図3bに示す。4段階タイミングサイクルが使用される。増幅器A1は第1段階(φ1)の間に自動ゼロ化される。すなわち、A1の入力が一緒に接続され、その出力がゼロ化増幅器A4の入力に接続されるようにスイッチS11、S12、および、S13が閉じられる。結果として得られるエラー信号はメモリコンデンサCM3およびCM4に保存される。A4は保存される電圧を受信し、それらを、A1の出力を自動ゼロ化するために機能する一対の電流に変換する。
【0024】
第2段階(φ2)の間、A1のコモンモード出力電圧VCMR1は上述したように較正される。スイッチS5、S6、および、S9は閉じられ、それらは、VCMR1をエラー増幅器A3の入力に、かつ、A3の出力をA1のCMR入力およびメモリコンデンサCM1に接続する。これは、VCMR1にVCMRと等しくなることを強制するA1のCMR入力における電圧CV1を供給する閉鎖ループを形成する。電圧CV1は、VCMR1がVCMRに等しく継続的に維持されるようにコンデンサCM1に保存される。
【0025】
(それぞれφ1およびφ2の間に)A1が自動ゼロ化され、そのコモンモード出力電圧が較正されている一方、スイッチS3、S4、および、S18は、差分入力信号INPおよびINMがA2に、その後に出力増幅器A0によって増幅されるように閉じられる。
【0026】
φ3およびφ4の間、役割は反転される。φ3の間、スイッチS14、S15、および、S16はA2を自動ゼロ化するために閉じられ、結果として得られるエラー電圧は、自動ゼロ化電流がA2の出力に継続的に供給されるように、メモリコンデンサCM5およびCM6に保存される。φ4の間、スイッチS7、S8、および、S10は閉じられ、それらは、A2のコモンモード出力電圧VCMR2をエラー増幅器A3の入力に、かつ、A3の出力をA2のCMR入力およびメモリコンデンサCM2に接続する。結果として得られる閉鎖ループは、VCMR2にVCMRと等しくなることを強制するA2のCMR入力における電圧CV2を供給する。電圧CV2は、VCMR2がVCMRに等しく保持されるようにコンデンサCM2に保存される。
【0027】
(それぞれφ3およびφ4の間に)A2が自動ゼロ化され、そのコモンモード出力電圧が較正されている一方、スイッチS1、S2、および、S17は、差分入力信号INPおよびINMがA1により増幅され、その後に出力増幅器A0によって増幅されるように閉じられる。
【0028】
VCMR1およびVCMR2がこのように周期的に較正されると、A1およびA2の双方のコモンモード出力電圧はVCMRに非常に近く保持される。これは、A0の反転入力における、および、したがって、補償コンデンサCCにおける電圧がほぼ一定であることを確実にする。この場合、VCMR1とVCMR2との間の差によって発生するスイッチング過渡電流の大きさは低減されるか、または、除かれる。
【0029】
好ましいピンポン増幅器は、好ましくは、A1の反転入力と直列に接続されるスイッチS17およびA2の反転入力と直列に接続されるスイッチS18を含む。φ2(ならびに、φ3およびφ4)の間、スイッチS17は、(φ3およびφ4の間に)A1が入力信号を増幅するために使用されているときにA1の反転入力における過渡電流が最小に抑えられるように閉じられる。同様に、φ4(ならびに、φ1およびφ2)の間、スイッチS18は、(φ1およびφ2の間に)A2が入力信号を増幅するために使用されているときにA2の反転入力における過渡電流が最小に抑えられるように閉じられる。スイッチS17およびS18は、A1およびA2の非反転入力における過渡電流を最小に抑えるために、それぞれそれらの入力と直列に交互に位置してもよいことに注意されたい。
【0030】
図2にあるように、図3aに示すスイッチの各々は個々の制御信号によって操作される。そのような制御信号は、上述したタイミングサイクルを実施する制御回路22によって発生される。そのような制御回路の設計はタイミング回路の当業者にはよく知られている。
【0031】
本発明の特定の実施形態が示され、説明された一方、当業者には多くの変形および代案となる実施形態が考えられる。したがって、本発明は従属する特許請求の範囲に関してのみ制限されることが意図されている。
【図面の簡単な説明】
【0032】
【図1a】従来技術のピンポン増幅器のための概略図およびタイミング図である。
【図1b】図1aのピンポン増幅器において使用することができる知られている差分増幅器のための概略図である。
【図2】本発明によるピンポン増幅器の概略図である。
【図3a】本発明による自動ゼロ化ピンポン増幅器の好ましい実施形態の概略図である。
【図3b】図3aのピンポン増幅器の動作を説明するタイミング図である。
Claims (22)
- ピンポン増幅器であって、
第1および第2の差分増幅器(A1、A2)であって、その各々が差分入力信号を受信するために接続される差分入力、および、差分出力、コモンモード参照(CMR)電圧入力、および、前記差分増幅器の差分出力電圧がゼロであるときに前記差分増幅器のコモンモード出力電圧を前記CMR入力に印加される電圧に名目上設定するように構成されるコモンモードフィードバック回路を有する差分増幅器と、
スイッチングネットワーク(S1からS18)と、
前記スイッチングネットワークを操作する制御回路(14)であって、前記差分増幅器、前記制御回路、および、前記スイッチングネットワークは、前記差分入力信号の増幅バージョン(amplified version)を供給するために前記第1および第2の差分増幅器の前記出力に交互に接続される出力を有するピンポン増幅器を形成するように構成される制御回路と、
入力間の前記差によって変化する出力を作成する第1および第2の入力を有するエラー増幅器(A3)であって、前記第1の入力は所定のコモンモード参照電圧(VCMR)を受信するために接続され、前記第2の入力は前記第1および第2の差分増幅器の1つの前記コモンモード出力にスイッチング可能に接続され、前記エラー増幅器出力は前記CMR入力の1つにスイッチング可能に接続されるエラー増幅器、および、
前記第1および第2の差分増幅器の前記CMR入力にそれぞれ接続される第1および第2のメモリコンデンサ(CM1、CM2)を含み、
前記制御回路および前記スイッチングネットワークは、前記第1の差分増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第2の入力に接続され、前記エラー増幅器の出力は前記第1の差分増幅器のCMR入力に接続されるように構成され、それにより、前記第1の差分増幅器の前記コモンモード出力電圧にVCMRと等しくなること、および、前記エラー増幅器の出力電圧が前記第1のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになり、かつ、
前記制御回路および前記スイッチングネットワークは、前記第2の差分増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第2の入力に接続され、前記エラー増幅器の出力は前記第2の差分増幅器のCMR入力に接続されるようにさらに構成され、それにより、前記第2の差分増幅器のコモンモード出力電圧にVCMRと等しくなること、および、前記エラー増幅器の出力電圧が前記第2のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになるピンポン増幅器。 - 第1および第2のゼロ化増幅器(A4、A5)であって、各々が反転および非反転入力および出力を有し、前記第1のゼロ化増幅器の前記反転および非反転出力はそれぞれ前記第1の差分増幅器の前記非反転および反転出力に接続され、前記第2のゼロ化増幅器の前記反転および非反転出力はそれぞれ前記第2の差分増幅器の前記非反転および反転出力に接続されるゼロ化増幅器と、
前記第1のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第3および第4のメモリコンデンサ(CM3、CM4)、および、
前記第2のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第5および第6のメモリコンデンサ(CM5、CM6)を含む自動ゼロ化回路をさらに含み、
前記スイッチングネットワークは、前記第1の差分増幅器の前記反転および非反転出力をそれぞれ前記第1のゼロ化増幅器の前記反転および非反転入力に周期的に接続する一方、同時に、前記第1の差分増幅器の前記入力を一緒に接続し、これによって、前記第2の差分増幅器が前記差分入力信号の増幅バージョンを供給するために接続されるときに前記第1の差分増幅器を自動ゼロ化するエラー信号を前記第3および第4のメモリコンデンサに保存するように構成され、
前記スイッチングネットワークは、前記第2の差分増幅器の前記反転および非反転出力を前記第2のゼロ化増幅器の前記反転および非反転入力に周期的に接続する一方、同時に、前記第2の差分増幅器の前記入力を一緒に接続し、これによって、前記第1の差分増幅器が前記差分入力信号の増幅バージョンを供給するために接続されるときに前記第2の差分増幅器を自動ゼロ化するエラー信号を前記第5および第6のメモリコンデンサに保存するように構成される請求項1に記載のピンポン増幅器。 - 前記第1の差分増幅器の前記差分出力に、または、前記第2の差分増幅器の前記差分出力にスイッチング可能に接続される差分入力を有する単一終端出力増幅器(A0)をさらに含む請求項1に記載のピンポン増幅器。
- 自動ゼロ化ピンポン増幅器であって、
第1および第2の差分増幅器(A1、A2)であって、その各々が差分入力信号を受信するために接続される差分入力、および、差分出力、コモンモード参照(CMR)電圧入力、および、前記差分増幅器の差分出力電圧がゼロであるときに前記差分増幅器のコモンモード出力電圧を前記CMR入力に印加される電圧に名目上設定するように構成されるコモンモードフィードバック回路を有する差分増幅器と、
第1および第2のゼロ化増幅器(A4、A5)であって、その各々が反転および非反転入力および出力を有し、前記第1のゼロ化増幅器の前記反転および非反転出力は前記第1の差分増幅器のそれぞれ非反転および反転出力に接続され、前記第2のゼロ化増幅器の反転および非反転出力は前記第2の差分増幅器のそれぞれ非反転および反転出力に接続されるゼロ化増幅器と、
前記第1のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第1および第2のメモリコンデンサ(CM3、CM4)と、
前記第2のゼロ化増幅器の反転および非反転入力にそれぞれ接続される第3および第4のメモリコンデンサ(CM5、CM6)と、
入力間の差によって変化する出力を作成する第1および第2の入力を有するエラー増幅器(A3)であって、前記第1の入力は所定のコモンモード参照電圧(VCMR)を受信するために接続され、前記第2の入力は前記第1および第2の差分増幅器の1つのコモンモード出力にスイッチング可能に接続され、前記エラー増幅器出力は前記CMR入力の1つにスイッチング可能に接続されるエラー増幅器と、
前記第1および第2の差分増幅器のCMR入力にそれぞれ接続される第5および第6のメモリコンデンサ(CM1、CM2)と、
スイッチングネットワーク(S1からS18)と、
前記スイッチングネットワークを操作する制御回路(22)を含み、
前記差分増幅器、前記制御回路、および、前記スイッチングネットワークは、前記差分入力信号の増幅バージョンを供給するために、前記差分入力信号が前記第1および第2の差分増幅器の前記入力に交互に接続され、その出力が前記第1および第2の差分増幅器の前記出力に交互に接続されるように、ピンポン増幅器を形成するように構成され、
前記制御回路および前記スイッチングネットワークは、前記第1の差分増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第2の入力に接続され、前記エラー増幅器の出力は前記第1の差分増幅器のCMR入力に接続されるように構成され、それにより、前記第1の差分増幅器のコモンモード出力電圧にVCMRと等しくなること、および、前記エラー増幅器の出力電圧が前記第5のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになり、かつ、
前記制御回路および前記スイッチングネットワークは、前記第2の差分増幅器の前記コモンモード出力が周期的に前記エラー増幅器の第2の入力に接続され、前記エラー増幅器の出力は前記第2の差分増幅器のCMR入力に接続されるようにさらに構成され、それにより、前記第2の差分増幅器のコモンモード出力電圧にVCMRと等しくなること、および、前記エラー増幅器の出力電圧が前記第6のメモリコンデンサに保存されることを強制する閉鎖ループが形成されるようになる自動ゼロ化ピンポン増幅器。 - 前記スイッチングネットワークは、前記第1の差分増幅器の前記差分出力をそれぞれ前記第1のゼロ化増幅器の前記差分入力のそれぞれの1つに周期的に接続する一方、同時に、前記第1の差分増幅器の前記入力を一緒に接続し、これによって、前記第1の差分増幅器を自動ゼロ化するエラー信号を前記第1および第2のメモリコンデンサに保存するように構成され、
前記スイッチングネットワークは、前記第2の差分増幅器の前記差分出力を前記第2のゼロ化増幅器の前記差分入力のそれぞれの1つに周期的に接続する一方、同時に、前記第2の差分増幅器の前記入力を一緒に接続し、これによって、前記第2の差分増幅器を自動ゼロ化するエラー信号を前記第3および第4のメモリコンデンサに保存するように構成される請求項4に記載のピンポン増幅器。 - 前記第1の差分増幅器の前記差分出力に、または、前記第2の差分増幅器の前記差分出力にスイッチング可能に接続される差分入力、および、関連補償ネットワークを有し、前記コモンモード出力電圧をVCMRに等しくなるよう前記強制することが、さもなくば前記単一終端出力に出現する可能性のあるスイッチング過渡電流を低減する単一終端出力増幅器(A0)をさらに含む請求項4に記載のピンポン増幅器。
- 前記スイッチングネットワークは、
第1のグループのスイッチであって、
前記第1の差分増幅器の前記入力間に接続される第1のスイッチ(S13)、および、
前記第1の差分増幅器の前記出力と前記第1のゼロ化増幅器の前記入力との間に接続される第2および第3のスイッチ(S11、S12)を含む第1のグループのスイッチと、
第2のグループのスイッチであって、
前記第1の差分増幅器の前記出力と前記エラー増幅器の第2の前記入力との間に接続される第4および第5のスイッチ(S5、S6)、および、
前記エラー増幅器の前記出力と前記第1の差分増幅器のCMR入力との間に接続される第6のスイッチ(S9)を含む第2のグループのスイッチと、
第3のグループのスイッチであって、
前記第2の差分増幅器の前記入力間に接続される第7のスイッチ(S16)、および、
前記第2の差分増幅器の前記出力と前記第2のゼロ化増幅器の前記入力との間に接続される第8および第9のスイッチ(S14、S15)を含む第3のグループのスイッチと、
第4のグループのスイッチであって、
前記第2の差分増幅器の前記出力間と前記エラー増幅器の第2の入力との間に接続される第10および第11のスイッチ(S7、S8)、および、
前記エラー増幅器の前記出力と前記第2の差分増幅器のCMR入力との間に接続される第12のスイッチ(S10)を含む第4のグループのスイッチと、
前記第2の差分増幅器の前記出力と前記ピンポン増幅器の出力との間に接続される第13および第14のスイッチ(S3、S4)を含む第5のグループのスイッチ、および、
前記第1の差分増幅器の前記出力と前記ピンポン増幅器の前記出力との間に接続される第15および第16のスイッチ(S1、S2)を含む第6のグループのスイッチを含み、
前記制御回路は4段階のタイミングサイクルによって、
前記サイクルの第1段階の間、前記第1の差分増幅器が自動ゼロ化され、前記第2の差分増幅器が前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第1および第5のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、
前記サイクルの第2段階の間、前記第1の差分増幅器のコモンモード出力電圧がVCMRと等しくなるように強制され、前記第2の差分増幅器が前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第2および第5のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、
前記サイクルの第3段階の間、前記第2の差分増幅器が自動ゼロ化され、前記第1の差分増幅器が前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第3および第6のグループのスイッチが閉じられ、他のすべてのスイッチが開かれ、かつ、
前記サイクルの第4段階の間、前記第2の差分増幅器のコモンモード出力電圧がVCMRに等しくなるように強制され、前記第1の差分増幅器が前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように、前記第4および第6のグループのスイッチが閉じられ、他のすべてのスイッチが開かれるように前記スイッチを制御するように構成される請求項4に記載のピンポン増幅器。 - 前記差分入力信号と前記第1の差分増幅器の反転または非反転入力との間に接続される第17のスイッチ(S17)、および、前記差分入力信号と前記第2の差分増幅器の反転または非反転入力との間に接続される第18のスイッチ(S18)をさらに含み、前記第17のスイッチは前記タイミングサイクルの第2、3、および、4段階の間閉じられ、前記第18のスイッチは前記タイミングサイクルの第1、2、および、4段階の間閉じられる請求項7に記載のピンポン増幅器。
- ピンポン増幅器構成に構成された第1および第2の差分増幅器(A1、A2)であって、前記第1および第2の差分増幅器の各々が差分入力および出力、および、コモンモード参照(CMR)電圧入力を有し、そのコモンモード出力電圧がそのCMR入力に印加される電圧によって変化するように構成される差分増幅器を含むピンポン増幅器における過渡電流スイッチングエラーを低減する方法であって、
前記第1および第2の差分増幅器のそれぞれの差分出力電圧がゼロであるときにそれらのために所望のコモンモード出力電圧(VCMR)を決定する工程と、
前記第1の差分増幅器のCMR入力に印加されたときに、前記第1の差分増幅器のコモンモード出力電圧にVCMRと等しくなるように強制する第1の訂正電圧を周期的に決定する工程と、
前記第1の訂正電圧を前記第1の差分増幅器のCMR入力に継続的に印加する工程と、
前記第2の差分増幅器のCMR入力に印加されたときに、前記第2の差分増幅器のコモンモード出力電圧にVCMRと等しくなるように強制する第2の訂正電圧を周期的に決定する工程、および、
前記第2の訂正電圧を前記第2の差分増幅器のCMR入力に継続的に印加する工程を含む方法。 - 前記第1の訂正電圧を決定する工程は、前記第1の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を増幅する工程を含み、前記第1の差分増幅器のコモンモード出力電圧とVCMRとの間の前記増幅された差は前記第1の訂正電圧に等しく、前記第2訂正電圧を決定する工程は、前記第2の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を増幅する工程を含み、前記第2の差分増幅器のコモンモード出力電圧とVCMRとの間の前記増幅された差は前記第2の訂正電圧に等しい請求項9に記載の方法。
- 前記第1および第2の差分増幅器のCMR入力にそれぞれ接続される第1および第2の保存デバイス(CM1、CM2)に、前記第1および第2の訂正電圧を保存する工程をさらに含む請求項9に記載の方法。
- 前記第1の差分増幅器の前記差分出力に、または、前記2の差分増幅器の前記差分出力にスイッチング可能に接続される差分入力を有する単一終端出力増幅器(A0)をさらに含む請求項9に記載の方法。
- ピンポン増幅器構成に構成された第1および第2の差分増幅器(A1、A2)であって、前記第1および第2の増幅器の各々が差分入力および出力、および、コモンモード参照(CMR)電圧入力を有し、そのコモンモード出力電圧がそのCMR入力に印加される電圧によって変化するように構成される差分増幅器を含むピンポン増幅器における過渡電流スイッチングエラーを低減する方法であって、
前記第1および第2の差分増幅器のそれぞれの差分出力電圧がゼロであるときにそれらのために所望のコモンモード出力電圧(VCMR)を決定する工程と、
前記コモンモード参照電圧VCMRを供給する工程と、
前記第1の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を周期的に増幅する工程であって、前記増幅された差は第1の訂正電圧である工程と、
前記第1の訂正電圧が前記第1の差分増幅器のCMR入力に印加されるように、前記第1の訂正電圧を、前記第1の差分増幅器のCMR入力に接続される保存デバイス(CM1)に保存する工程と、
前記第2の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を周期的に増幅する工程であって、前記増幅された差は第2の訂正電圧である工程、および、
前記第2の訂正電圧が前記第2の差分増幅器のCMR入力に印加されるように、前記第2の訂正電圧を、前記第2の差分増幅器のCMR入力に接続される保存デバイス(CM2)に保存する工程を含む方法。 - 前記第1および第2の差分増幅器を周期的に自動ゼロ化する工程をさらに含む請求項13に記載の方法。
- 入力が前記第1の差分増幅器の出力にスイッチング可能に接続され、出力が前記第1の差分増幅器の出力に負のフィードバック構成に接続される第1のゼロ化増幅器(A4)、および、
入力が前記第2の差分増幅器の出力にスイッチング可能に接続され、出力が前記第2の差分増幅器の出力に負のフィードバック構成に接続される第2のゼロ化増幅器(A5)をさらに含む請求項14に記載の方法。 - 前記第1および第2の増幅器を自動ゼロ化する工程は、
前記第1の差分増幅器の前記入力を周期的に一緒に接続し、前記第1のゼロ化増幅器の前記入力を前記第1の差分増幅器の前記出力に接続する工程と、
前記第1の差分増幅器の前記入力が一緒に接続される一方、前記第1の差分増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第1および第2の保存電圧として保存する工程と、
前記第1および第2の保存電圧を前記第1のゼロ化増幅器のそれぞれ非反転および反転入力に印加する工程と、
前記第1のゼロ化増幅器によって、前記第1および第2の保存電圧を、前記第1のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第1および第2の電流に変換する工程と、
前記第1および第2の電流を前記第1の差分増幅器のそれぞれ反転および非反転出力に印加する工程と、
前記第2の差分増幅器の前記入力を一緒に周期的に接続し、前記第2のゼロ化増幅器の前記入力を前記第2の差分増幅器の前記出力に接続する工程と、
前記第2の差分増幅器の前記入力が一緒に接続される一方、前記第2の差分増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第3および第4の保存電圧として保存する工程と、
前記第3および第4の保存電圧を前記第2のゼロ化増幅器のそれぞれ非反転および反転入力に印加する工程と、
前記第2のゼロ化増幅器によって、前記第3および第4の保存電圧を、前記第2のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第3および第4の電流に変換する工程、および、
前記第3および第4の電流を前記第2の差分増幅器のそれぞれ反転および非反転出力に印加する工程を含む請求項15に記載の方法。 - 前記保存デバイスはコンデンサを含む請求項13に記載の方法。
- 前記第1および第2の訂正電圧はエラー増幅器(A3)によって決定される請求項13に記載の方法。
- 前記第1の差分増幅器の前記差分出力に、または、前記第2の差分増幅器の前記差分出力にスイッチング可能に接続される差分入力を有する単一終端出力増幅器(A0)をさらに含む請求項13に記載の方法。
- ピンポン増幅器構成に構成された第1および第2の差分増幅器(A1、A2)であって、前記第1および第2の差分増幅器の各々が差分入力信号を受信するために接続される差分入力、および、差分出力、および、コモンモード参照(CMR)電圧入力を有し、そのコモンモード出力電圧がそのCMR入力に印加される電圧によって変化するように構成される差分増幅器を含むピンポン増幅器における過渡電流スイッチングエラーを低減する方法であって、前記ピンポン増幅器は、前記差分入力信号の増幅バージョンを供給するために前記第1および第2の差分増幅器の前記出力に交互に接続される出力を有し、
前記第1および第2の差分増幅器のそれぞれの差分出力電圧がゼロであるときにそれらのために所望のコモンモード出力電圧(VCMR)を決定する工程と、
前記コモンモード参照電圧VCMRを供給する工程と、
前記第1および第2の差分増幅器を周期的に自動ゼロ化する工程であって、
前記第1の差分増幅器の前記入力を周期的に一緒に接続する工程と、
前記第1の差分増幅器の前記入力が一緒に接続されている一方、前記第1の差分増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第1および第2の保存電圧として保存する工程と、
前記第1および第2の保存電圧を完全差分の第1のゼロ化増幅器のそれぞれ非反転および反転入力に印加する工程と、
前記第1のゼロ化増幅器によって、前記第1および第2の保存電圧を、前記第1のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第1および第2の電流に変換する工程と、
前記第1および第2の電流を前記第1の差分増幅器のそれぞれ反転および非反転出力に印加する工程と、
前記第2の差分増幅器の前記入力を一緒に周期的に接続する工程と、
前記第2の差分増幅器の前記入力が一緒に接続される一方、前記第2の差分増幅器の前記非反転および反転出力にかかる電圧をそれぞれ第3および第4の保存電圧として保存する工程と、
前記第3および第4の保存電圧を完全差分の第2のゼロ化増幅器のそれぞれ非反転および反転出力に印加する工程と、
前記第2のゼロ化増幅器によって、前記第3および第4の保存電圧を、前記第2のゼロ化増幅器のそれぞれ非反転および反転出力に供給される第3および第4の電流に変換する工程と、
前記第3および第4の電流を前記第2の差分増幅器のそれぞれ反転および非反転出力に印加する工程を含む工程と、
前記第1の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を周期的に増幅する工程であって、前記増幅された差は第1の訂正電圧である工程と、
前記第1の訂正電圧が前記第1の差分増幅器のCMR入力に印加されるように、前記第1の訂正電圧を、前記第1の差分増幅器のCMR入力に接続される保存デバイスに保存する工程と、
前記第2の差分増幅器の前記コモンモード出力電圧とVCMRとの間の差を周期的に増幅する工程であって、前記増幅された差は第2の訂正電圧である工程、および、
前記第2の訂正電圧が前記第2の差分増幅器のCMR入力に印加されるように、前記第2の訂正電圧を、前記第2の差分増幅器のCMR入力に接続される保存デバイスに保存する工程を含む方法。 - 前記ピンポン増幅器は4段階のタイミングサイクルを使用して、
前記タイミングサイクルの第1段階の間、前記第1の差分増幅器は自動ゼロ化され、前記第2の差分増幅器は前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給し、
前記タイミングサイクルの第2段階の間、前記第1の訂正電圧が発生され、保存され、前記第2の差分増幅器は前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給し、
前記タイミングサイクルの第3段階の間、前記第2の差分増幅器は自動ゼロ化され、前記第1の差分増幅器は前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給し、かつ、
前記タイミングサイクルの第4段階の間、前記第2の訂正電圧が発生され、保存され、前記第1の差分増幅器が前記差分入力信号を増幅し、前記増幅された信号を前記ピンポン増幅器の出力に供給するように操作される請求項20に記載の方法。 - 前記第1の差分増幅器の前記差分出力に、または、前記第2の差分増幅器の前記差分出力にスイッチング可能に接続される差分入力を有する単一終端出力増幅器(A0)をさらに含む請求項20に記載の方法。
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