JPH0786850A - 完全差動演算増幅器、および差動演算増幅器における同相再構築の方法 - Google Patents
完全差動演算増幅器、および差動演算増幅器における同相再構築の方法Info
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Abstract
(57)【要約】
【目的】 低電源電圧の応用のための改良された同相回
路を備える低電圧完全差動演算増幅器４を提供する。 【構成】 この増幅器は、反転入力１１２および非反転
入力１１０とデュアル・エンデッド反転出力１１４およ
び非反転出力１１５とを含む。この増幅器はさらに、出
力をプッシュするためのソーストランジスタと出力をプ
ルするためのシンクトランジスタとを含み、特定の出力
電圧スイングを得る。入力と出力との間の接続にはＤＣ
バイアス回路を含む。この増幅器はさらに同相回路を含
み、高いレベルの同相信号再構築を行なう。
路を備える低電圧完全差動演算増幅器４を提供する。 【構成】 この増幅器は、反転入力１１２および非反転
入力１１０とデュアル・エンデッド反転出力１１４およ
び非反転出力１１５とを含む。この増幅器はさらに、出
力をプッシュするためのソーストランジスタと出力をプ
ルするためのシンクトランジスタとを含み、特定の出力
電圧スイングを得る。入力と出力との間の接続にはＤＣ
バイアス回路を含む。この増幅器はさらに同相回路を含
み、高いレベルの同相信号再構築を行なう。
Description
【０００１】
【発明の分野】この発明は、演算増幅器として用いるた
めの完全差動増幅器に関し、より特定的には、独自のＤ
Ｃバイアス機構を有し、新規の同相再構築技術を組込
む、低電源電圧の動作のためのの完全差動演算増幅器に
関する。
めの完全差動増幅器に関し、より特定的には、独自のＤ
Ｃバイアス機構を有し、新規の同相再構築技術を組込
む、低電源電圧の動作のためのの完全差動演算増幅器に
関する。
【０００２】
【発明の背景】完全差動増幅器は、電子装置の一般的な
構成要素である。完全差動増幅器とは、２つの入力と２
つの出力とを備えた増幅器である。出力は、入力が増幅
されたものである。これらの増幅器は、増幅器への２つ
の入力信号を増幅して、二重の増幅された出力をもたら
すように機能する。
構成要素である。完全差動増幅器とは、２つの入力と２
つの出力とを備えた増幅器である。出力は、入力が増幅
されたものである。これらの増幅器は、増幅器への２つ
の入力信号を増幅して、二重の増幅された出力をもたら
すように機能する。
【０００３】完全差動増幅器は、弱い信号（たとえば低
電源電圧構成において）が「ピックアップ」および他の
雑多な雑音に汚染され得る多くの応用において重要であ
る。電池に電力を供給されるまたは携帯用通信装置等の
低電源電圧動作が多い場合には、シングル・エンデッド
入力（すなわち絶対値を有する単一で個々の入力信号）
が入力され、増幅器がそれを用いると、その信号ととも
に入力される不所望の「ピックアップ」および雑音も捕
捉され、所望の入力信号とともに増幅されるおそれがあ
る。この場合、増幅器からの出力は、特定の「ピックア
ップ」または他の雑音に依存して、所望の出力とは異な
る。逆に、増幅器が完全差動増幅器であり、二重の入力
および二重の出力を有していれば、増幅器への両方の入
力が同じ「ピックアップ」または雑音信号を同時に捕捉
し、これらの「ピックアップ」または雑音信号は、所望
の入力信号とともに増幅され、それぞれの出力を与え
る。２つの出力の差を決定する際に、出力の増幅された
「ピックアップ」／雑音成分は互いに相殺し、これらの
不所望の信号の、またはそれからの差動増幅効果が生じ
ることはない。
電源電圧構成において）が「ピックアップ」および他の
雑多な雑音に汚染され得る多くの応用において重要であ
る。電池に電力を供給されるまたは携帯用通信装置等の
低電源電圧動作が多い場合には、シングル・エンデッド
入力（すなわち絶対値を有する単一で個々の入力信号）
が入力され、増幅器がそれを用いると、その信号ととも
に入力される不所望の「ピックアップ」および雑音も捕
捉され、所望の入力信号とともに増幅されるおそれがあ
る。この場合、増幅器からの出力は、特定の「ピックア
ップ」または他の雑音に依存して、所望の出力とは異な
る。逆に、増幅器が完全差動増幅器であり、二重の入力
および二重の出力を有していれば、増幅器への両方の入
力が同じ「ピックアップ」または雑音信号を同時に捕捉
し、これらの「ピックアップ」または雑音信号は、所望
の入力信号とともに増幅され、それぞれの出力を与え
る。２つの出力の差を決定する際に、出力の増幅された
「ピックアップ」／雑音成分は互いに相殺し、これらの
不所望の信号の、またはそれからの差動増幅効果が生じ
ることはない。
【０００４】完全差動増幅器は、一般に同相回路を含
む。典型的な完全差動増幅器において、同相回路は基準
アナログ電圧信号を受け、出力の電圧を基準アナログ電
圧信号の電圧に近くもたらすための必要に応じて、完全
差動増幅器の出力をプッシュまたはプルするように機能
する。２つの出力信号電圧を基準アナログ電圧に近くも
たらすためにプッシュするまたはプルするプロセスは、
「同相再構築」と称される。効果的な同相再構築は、完
全差動増幅器の所望の特性である。
む。典型的な完全差動増幅器において、同相回路は基準
アナログ電圧信号を受け、出力の電圧を基準アナログ電
圧信号の電圧に近くもたらすための必要に応じて、完全
差動増幅器の出力をプッシュまたはプルするように機能
する。２つの出力信号電圧を基準アナログ電圧に近くも
たらすためにプッシュするまたはプルするプロセスは、
「同相再構築」と称される。効果的な同相再構築は、完
全差動増幅器の所望の特性である。
【０００５】よりよく理解するために、かつ非常に単純
化した形態では、単一段完全差動増幅器は、２つの入力
と２つの出力と、同相再構築のためのある手段とからな
るものとして考えることができる。出力の各々は、接地
に関してトランジスタのコレクタを下げる。増幅器回路
の応答は、同相信号に対しては非同相（または「差
動」）信号とは異なる。同相信号は、同相の各入力を等
しい振幅の電圧で駆動する。一方、差動信号は、入力の
両方ではなく片方に与えられ、それに信号が与えられる
特定の入力のみを駆動する。動作において、完全差動増
幅器は差動信号入力を取込み、差動出力を生成し、各々
の位相および振幅はそれぞれの入力信号およびフィード
バックを考慮することによって決定され、増幅器は同相
信号入力を取込んで、同相でかつ振幅の等しい電圧のこ
れらの同相入力に関して２つの出力を生成する。差動お
よび同相信号の双方が２つの入力に同時に入力されれ
ば、完全差動増幅器の各出力は、それぞれの入力の２つ
の成分、すなわち同相信号成分および差動信号成分によ
って決定される。完全差動増幅器の２つの出力の差を決
定する際に、同相信号に起因すると考えられる各出力の
成分は相殺され得る。
化した形態では、単一段完全差動増幅器は、２つの入力
と２つの出力と、同相再構築のためのある手段とからな
るものとして考えることができる。出力の各々は、接地
に関してトランジスタのコレクタを下げる。増幅器回路
の応答は、同相信号に対しては非同相（または「差
動」）信号とは異なる。同相信号は、同相の各入力を等
しい振幅の電圧で駆動する。一方、差動信号は、入力の
両方ではなく片方に与えられ、それに信号が与えられる
特定の入力のみを駆動する。動作において、完全差動増
幅器は差動信号入力を取込み、差動出力を生成し、各々
の位相および振幅はそれぞれの入力信号およびフィード
バックを考慮することによって決定され、増幅器は同相
信号入力を取込んで、同相でかつ振幅の等しい電圧のこ
れらの同相入力に関して２つの出力を生成する。差動お
よび同相信号の双方が２つの入力に同時に入力されれ
ば、完全差動増幅器の各出力は、それぞれの入力の２つ
の成分、すなわち同相信号成分および差動信号成分によ
って決定される。完全差動増幅器の２つの出力の差を決
定する際に、同相信号に起因すると考えられる各出力の
成分は相殺され得る。
【０００６】完全差動増幅器は、あらゆる固体増幅器と
同様に、何らかの形のバイアスを必要とする。最小の点
で、いかなる固体増幅器のベース−ソース接合も逆バイ
アスされなくてはならない。所望の出力電圧スイング等
の所望される増幅器の動作を得るのに、他のバイアス法
が適切であるかもしれない。いずれにせよ、所望される
バイアスは、バイアス網を介して対応するトランジスタ
素子に電圧を印加することによって生成される。バイア
ス網は、典型的には多くの目的に叶い、バイアス網のど
の場合にも、ある目的のためにバイアスすることが、増
幅器回路動作の他の局面に影響を与えるかもしれない。
同様に、何らかの形のバイアスを必要とする。最小の点
で、いかなる固体増幅器のベース−ソース接合も逆バイ
アスされなくてはならない。所望の出力電圧スイング等
の所望される増幅器の動作を得るのに、他のバイアス法
が適切であるかもしれない。いずれにせよ、所望される
バイアスは、バイアス網を介して対応するトランジスタ
素子に電圧を印加することによって生成される。バイア
ス網は、典型的には多くの目的に叶い、バイアス網のど
の場合にも、ある目的のためにバイアスすることが、増
幅器回路動作の他の局面に影響を与えるかもしれない。
【０００７】整合ベース−エミッタバイアスと称される
こともある、あるバイアス技術が、カレントミラーと呼
ばれるものを形成するのに用いられる。カレントミラー
は、電流源が必要な多数の例において、完全差動増幅器
装置では重要である。カレントミラーの一般的な構成
は、ウィルソンミラーと称されることがある。ウィルソ
ンミラーとは、直列に接続された一対のｇｍ ｐチャネ
ルまたはｎチャネルＭＯＳＦＥＴ装置である。この構成
において一方の足部は、他方の足部で直列されている２
つのトランジスタによって反射される基準電流を有す
る。この技術はほとんどの場合には電流を十分に反射さ
せるように機能するが、しかしながら、低電力の応用で
は、直列の２つのトランジスタに比較的大きな電圧降下
が起こる。この電圧降下は、増幅器の可能な出力電圧ス
イングのかなりの量を吸収し、したがって実際の出力電
圧スイングは、その電源から得られる動作電圧の範囲よ
りも狭い範囲内であることが多い。
こともある、あるバイアス技術が、カレントミラーと呼
ばれるものを形成するのに用いられる。カレントミラー
は、電流源が必要な多数の例において、完全差動増幅器
装置では重要である。カレントミラーの一般的な構成
は、ウィルソンミラーと称されることがある。ウィルソ
ンミラーとは、直列に接続された一対のｇｍ ｐチャネ
ルまたはｎチャネルＭＯＳＦＥＴ装置である。この構成
において一方の足部は、他方の足部で直列されている２
つのトランジスタによって反射される基準電流を有す
る。この技術はほとんどの場合には電流を十分に反射さ
せるように機能するが、しかしながら、低電力の応用で
は、直列の２つのトランジスタに比較的大きな電圧降下
が起こる。この電圧降下は、増幅器の可能な出力電圧ス
イングのかなりの量を吸収し、したがって実際の出力電
圧スイングは、その電源から得られる動作電圧の範囲よ
りも狭い範囲内であることが多い。
【０００８】バイアスに加えて、完全差動増幅器では同
相信号（すなわち「ピックアップ」または他の雑音）の
差信号（出力を生成する）への変換を妨げるのに十分な
動作特性を有することが重要である。上述のように、完
全差動増幅器は、それぞれの二重入力に応答して二重出
力を生成することで動作する。これらの増幅器のリード
線の双方とも、同じ「ピックアップ」および他の雑多な
雑音（すなわち同相信号）を同時に捕捉し、これがそれ
ぞれの出力に増幅されて現れる。次に、典型的には、出
力が差の決定を受け、その際に各出力において増幅して
現れる「ピックアップ」／雑音信号が相殺される。
相信号（すなわち「ピックアップ」または他の雑音）の
差信号（出力を生成する）への変換を妨げるのに十分な
動作特性を有することが重要である。上述のように、完
全差動増幅器は、それぞれの二重入力に応答して二重出
力を生成することで動作する。これらの増幅器のリード
線の双方とも、同じ「ピックアップ」および他の雑多な
雑音（すなわち同相信号）を同時に捕捉し、これがそれ
ぞれの出力に増幅されて現れる。次に、典型的には、出
力が差の決定を受け、その際に各出力において増幅して
現れる「ピックアップ」／雑音信号が相殺される。
【０００９】完全差動増幅器は、演算増幅器である。こ
れらは、出力を１つではなく２つ有することを除けば、
全く同じ特性を有する。その効果において、完全差動演
算増幅器は、基準電圧を「見て」、出力端子をスイング
させて、出力の電圧がその特定の増幅器の電源電圧と近
くなるように動作する。理想的な構成では、出力の各々
の電圧のスイングは、電源動作電圧の範囲と同じくらい
大きくなり得る。たとえば、０ないし５ボルトの電源電
圧範囲をもたらす電源が完全差動増幅器を動作させれ
ば、各出力の電圧は、理論的には０ないし５ボルトの間
でスイングできる。同様に、完全差動増幅器に関して０
ないし２．７ボルトの電源電圧範囲をもたらす電源の場
合には、各出力について０−２．７ボルトのスイングが
理論的には可能である。そのため、これらはそれぞれ０
−５電源電圧および０−２．７電源電圧の理想的なケー
スである。
れらは、出力を１つではなく２つ有することを除けば、
全く同じ特性を有する。その効果において、完全差動演
算増幅器は、基準電圧を「見て」、出力端子をスイング
させて、出力の電圧がその特定の増幅器の電源電圧と近
くなるように動作する。理想的な構成では、出力の各々
の電圧のスイングは、電源動作電圧の範囲と同じくらい
大きくなり得る。たとえば、０ないし５ボルトの電源電
圧範囲をもたらす電源が完全差動増幅器を動作させれ
ば、各出力の電圧は、理論的には０ないし５ボルトの間
でスイングできる。同様に、完全差動増幅器に関して０
ないし２．７ボルトの電源電圧範囲をもたらす電源の場
合には、各出力について０−２．７ボルトのスイングが
理論的には可能である。そのため、これらはそれぞれ０
−５電源電圧および０−２．７電源電圧の理想的なケー
スである。
【００１０】実際には、これらの理想的な条件は完全に
満たされるわけではない、現実には、完全差動演算増幅
器は、電源動作電圧範囲の概ね中間電圧の範囲で動作可
能であり、各出力の電圧スイングは、概ねこの中間電圧
±ΔＶとなり、電源から利用可能な電源電圧を考えれ
ば、これは理論的に可能な出力電圧をいくぶん下回る。
実用において、完全差動演算増幅器は、典型的には、最
もよく機能して、コモンレベル電圧と考えられる、２つ
の出力の中間電圧のあたりである。
満たされるわけではない、現実には、完全差動演算増幅
器は、電源動作電圧範囲の概ね中間電圧の範囲で動作可
能であり、各出力の電圧スイングは、概ねこの中間電圧
±ΔＶとなり、電源から利用可能な電源電圧を考えれ
ば、これは理論的に可能な出力電圧をいくぶん下回る。
実用において、完全差動演算増幅器は、典型的には、最
もよく機能して、コモンレベル電圧と考えられる、２つ
の出力の中間電圧のあたりである。
【００１１】この発明は、改良された同相回路を有する
低電圧完全差動演算増幅器である。この増幅器は、低い
電源電圧で動作するように設計されるが、より高い電圧
の応用で見られる出力範囲の性能に関する要件を満た
す。この増幅器は、より効果的な同相再構築を提供す
る、改良された同相回路および改良されたＤＣバイアス
機構を含む。これらの特徴によって、増幅器の出力は、
低電源電圧の応用においてさえも、実質的により大きな
範囲でスイングすることができ、たとえば、利得帯域
幅、出力スイング、安定性、同相再構築、および製造可
能性といった、先行技術に見られる多岐にわたる多くの
問題を解決することができる。
低電圧完全差動演算増幅器である。この増幅器は、低い
電源電圧で動作するように設計されるが、より高い電圧
の応用で見られる出力範囲の性能に関する要件を満た
す。この増幅器は、より効果的な同相再構築を提供す
る、改良された同相回路および改良されたＤＣバイアス
機構を含む。これらの特徴によって、増幅器の出力は、
低電源電圧の応用においてさえも、実質的により大きな
範囲でスイングすることができ、たとえば、利得帯域
幅、出力スイング、安定性、同相再構築、および製造可
能性といった、先行技術に見られる多岐にわたる多くの
問題を解決することができる。
【００１２】
【発明の概要】この発明は、改良された同相回路を備え
る低電圧完全差動演算増幅器である。一実施例におい
て、完全差動演算増幅器は、反転入力と、非反転入力
と、第１の出力と、第２の出力と、基準電圧入力と、反
転入力および非反転入力を増幅して第１の出力および第
２の出力をもたらす手段と、基準電圧入力ならびに第１
の出力および第２の出力を受取り、かつ第１の出力およ
び第２の出力の各々をプッシュまたはプルして、出力の
電圧を増幅器の電源電圧に実質的に近くする同相再構築
のための手段とを含む。
る低電圧完全差動演算増幅器である。一実施例におい
て、完全差動演算増幅器は、反転入力と、非反転入力
と、第１の出力と、第２の出力と、基準電圧入力と、反
転入力および非反転入力を増幅して第１の出力および第
２の出力をもたらす手段と、基準電圧入力ならびに第１
の出力および第２の出力を受取り、かつ第１の出力およ
び第２の出力の各々をプッシュまたはプルして、出力の
電圧を増幅器の電源電圧に実質的に近くする同相再構築
のための手段とを含む。
【００１３】別の局面において、同相再構築のための手
段は、第１の出力および第２の出力に接続されて、その
出力間の何らかの差を決定するための差決定手段と、出
力間の何らかの差に応答して選択的に動作可能である、
出力をハイにプッシュするための手段と、出力間の何ら
かの差に応答して選択的に動作可能である、出力をロウ
にプルするための手段とを含む。
段は、第１の出力および第２の出力に接続されて、その
出力間の何らかの差を決定するための差決定手段と、出
力間の何らかの差に応答して選択的に動作可能である、
出力をハイにプッシュするための手段と、出力間の何ら
かの差に応答して選択的に動作可能である、出力をロウ
にプルするための手段とを含む。
【００１４】さらに別の局面において、同相再構築のた
めの手段は、同相回路を含む。さらに別の局面におい
て、完全差動演算増幅器はさらに、プッシュするための
手段に接続される少なくとも１つのカスコード手段と、
プルするための手段に接続される少なくとも１つのカス
コード手段とを含む。
めの手段は、同相回路を含む。さらに別の局面におい
て、完全差動演算増幅器はさらに、プッシュするための
手段に接続される少なくとも１つのカスコード手段と、
プルするための手段に接続される少なくとも１つのカス
コード手段とを含む。
【００１５】さらに別の局面において、同相再構築のた
めの手段は、ＤＣバイアス回路を含む。
めの手段は、ＤＣバイアス回路を含む。
【００１６】さらに別の局面において、同相再構築のた
めの手段は、電源電圧の範囲の約中間である、外部から
供給されたアナログ接地基準電圧の入力、および、第１
の出力と第２の出力の差として決定される差信号の入力
を含み、この入力の各々はｐチャネルトランジスタのゲ
ートに送られ、各ｐチャネルトランジスタは、直列接続
されたｎチャネルトランジスタに接続され、このｎチャ
ネルトランジスタの各々は共通のドレインを有し、直列
接続されたｐチャネルトランジスタが入力間を接続す
る。
めの手段は、電源電圧の範囲の約中間である、外部から
供給されたアナログ接地基準電圧の入力、および、第１
の出力と第２の出力の差として決定される差信号の入力
を含み、この入力の各々はｐチャネルトランジスタのゲ
ートに送られ、各ｐチャネルトランジスタは、直列接続
されたｎチャネルトランジスタに接続され、このｎチャ
ネルトランジスタの各々は共通のドレインを有し、直列
接続されたｐチャネルトランジスタが入力間を接続す
る。
【００１７】さらに別の局面において、プッシュするた
めの手段は、少なくとも１つのソーストランジスタであ
り、プルするための手段は少なくとも１つのシンクトラ
ンジスタである。
めの手段は、少なくとも１つのソーストランジスタであ
り、プルするための手段は少なくとも１つのシンクトラ
ンジスタである。
【００１８】さらに別の局面において、ＤＣバイアス回
路は、プルするための手段にバイアス電圧を確立し、こ
れによって実質的に出力の全範囲においてプルするため
の手段を飽和状態に維持する。
路は、プルするための手段にバイアス電圧を確立し、こ
れによって実質的に出力の全範囲においてプルするため
の手段を飽和状態に維持する。
【００１９】さらに別の局面において、増幅するための
手段はＤＣバイアス回路を含み、ＤＣバイアス回路は、
４つの同一サイズのｎチャネルトランジスタを含み、こ
のｎチャネルトランジスタのうちの３つは、第２のバイ
アス電流入力を受取り、ｎチャネルトランジスタのうち
の１つは、第１のバイアス電流入力を受取り、さらに第
１のバイアス電流入力を受取るｎチャネルトランジスタ
と第２のバイアス電流入力を受取る２つのｎチャネルト
ランジスタとに接続される３つの同一サイズのｎチャネ
ルシンクトランジスタを含み、残りのｎチャネルトラン
ジスタは、第２のバイアス電流入力を受取り、かつ選択
トランジスタに接続され、選択トランジスタは、少なく
とも１つのソーストランジスタの各々の間、および少な
くとも１つのシンクトランジスタの各々の間でカレント
ミラー動作を維持するのに所望の特性を有し、それによ
って少なくとも１つのソーストランジスタおよび少なく
とも１つのシンクトランジスタは、出力のスイングの全
範囲にわたって飽和領域に維持されることとなる。
手段はＤＣバイアス回路を含み、ＤＣバイアス回路は、
４つの同一サイズのｎチャネルトランジスタを含み、こ
のｎチャネルトランジスタのうちの３つは、第２のバイ
アス電流入力を受取り、ｎチャネルトランジスタのうち
の１つは、第１のバイアス電流入力を受取り、さらに第
１のバイアス電流入力を受取るｎチャネルトランジスタ
と第２のバイアス電流入力を受取る２つのｎチャネルト
ランジスタとに接続される３つの同一サイズのｎチャネ
ルシンクトランジスタを含み、残りのｎチャネルトラン
ジスタは、第２のバイアス電流入力を受取り、かつ選択
トランジスタに接続され、選択トランジスタは、少なく
とも１つのソーストランジスタの各々の間、および少な
くとも１つのシンクトランジスタの各々の間でカレント
ミラー動作を維持するのに所望の特性を有し、それによ
って少なくとも１つのソーストランジスタおよび少なく
とも１つのシンクトランジスタは、出力のスイングの全
範囲にわたって飽和領域に維持されることとなる。
【００２０】さらに別の局面において、ＤＣバイアス回
路は、前記プルするための手段にバイアス電圧を確立
し、それによってプルするための手段を実質的に出力の
電圧の全範囲にわたって飽和状態に維持する。
路は、前記プルするための手段にバイアス電圧を確立
し、それによってプルするための手段を実質的に出力の
電圧の全範囲にわたって飽和状態に維持する。
【００２１】さらに別の局面において、ｐチャネルトラ
ンジスタの各々は、少なくとも１つの印加バイアス電圧
によってバイアスされ、直列接続されるｎチャネルシン
クトランジスタの各々の少なくとも１つは、少なくとも
１つの異なる印加バイアス電圧によってバイアスされ
る。
ンジスタの各々は、少なくとも１つの印加バイアス電圧
によってバイアスされ、直列接続されるｎチャネルシン
クトランジスタの各々の少なくとも１つは、少なくとも
１つの異なる印加バイアス電圧によってバイアスされ
る。
【００２２】さらに別の局面において、ＤＣバイアス回
路は、プルするための手段にバイアス電圧を選択的に確
立して、それによってプルするための手段を出力の電圧
の実質的に全範囲にわたって飽和状態に維持し、プッシ
ュするための手段にもこれを確立して、それによってプ
ッシュするための手段を出力の電圧の実質的に全範囲に
わたって飽和状態に維持する。
路は、プルするための手段にバイアス電圧を選択的に確
立して、それによってプルするための手段を出力の電圧
の実質的に全範囲にわたって飽和状態に維持し、プッシ
ュするための手段にもこれを確立して、それによってプ
ッシュするための手段を出力の電圧の実質的に全範囲に
わたって飽和状態に維持する。
【００２３】別の局面において、完全差動演算増幅器は
さらに、プッシュするための手段に接続される少なくと
も１つのカスコード手段と、プルするための手段に接続
される少なくとも１つのカスコード手段とを含み、ＤＣ
バイアス回路はまた、プッシュするための手段に接続さ
れる少なくとも１つのカスコード手段に、およびプルす
るための手段に接続される少なくとも１つのカスコード
手段にバイアス電圧を確立する。
さらに、プッシュするための手段に接続される少なくと
も１つのカスコード手段と、プルするための手段に接続
される少なくとも１つのカスコード手段とを含み、ＤＣ
バイアス回路はまた、プッシュするための手段に接続さ
れる少なくとも１つのカスコード手段に、およびプルす
るための手段に接続される少なくとも１つのカスコード
手段にバイアス電圧を確立する。
【００２４】さらに別の局面において、直列接続される
ｎチャネルトランジスタ各々の少なくとも１つは、ＤＣ
バイアス回路によって確立されたバイアス電圧によって
バイアスされる。
ｎチャネルトランジスタ各々の少なくとも１つは、ＤＣ
バイアス回路によって確立されたバイアス電圧によって
バイアスされる。
【００２５】されに別の局面において、同相再構築のた
めの手段は、その電流が増幅手段の電流を実質的に反映
する同相回路を含む。
めの手段は、その電流が増幅手段の電流を実質的に反映
する同相回路を含む。
【００２６】さらに別の局面において、第２のバイアス
電流入力を受取るｎチャネルトランジスタの残りの１
つ、および選択トランジスタは、各直列接続ｎチャネル
トランジスタの少なくとも１つに接続されて、ＤＣバイ
アス回路のｎチャネルトランジスタの各々、および同相
再構築のための手段の直列接続ｎチャネルトランジスタ
の間でカレントミラー動作を維持する。
電流入力を受取るｎチャネルトランジスタの残りの１
つ、および選択トランジスタは、各直列接続ｎチャネル
トランジスタの少なくとも１つに接続されて、ＤＣバイ
アス回路のｎチャネルトランジスタの各々、および同相
再構築のための手段の直列接続ｎチャネルトランジスタ
の間でカレントミラー動作を維持する。
【００２７】さらに別の局面において、同相回路は、電
源電圧の範囲の約中間点にある、外部から供給されたア
ナログ接地基準電圧の入力と、増幅器からの同相出力電
圧の入力とを含み、この入力の各々はｐチャネルトラン
ジスタのゲートに送られ、各ｐチャネルトランジスタ
は、直列接続されたｎチャネルトランジスタに接続さ
れ、このｎチャネルトランジスタの各々は共通のドレイ
ンを有し、直列接続されたｐチャネルトランジスタは入
力間を接続する。
源電圧の範囲の約中間点にある、外部から供給されたア
ナログ接地基準電圧の入力と、増幅器からの同相出力電
圧の入力とを含み、この入力の各々はｐチャネルトラン
ジスタのゲートに送られ、各ｐチャネルトランジスタ
は、直列接続されたｎチャネルトランジスタに接続さ
れ、このｎチャネルトランジスタの各々は共通のドレイ
ンを有し、直列接続されたｐチャネルトランジスタは入
力間を接続する。
【００２８】この発明の別の実施例において、この発明
は、二重入力およびデュアル・エンデッド出力を有し、
さらにｐチャネルソーストランジスタおよびｎチャネル
シンクトランジスタを有する、完全差動演算増幅器の同
相回路およびＤＣバイアス回路であり、二重入力間の電
圧差が正であれば、出力の電圧レベルを電源電圧の値に
近くもたらすように、出力をハイにプッシュさせ、かつ
二重入力間の電圧差が負であれば、出力の電圧レベルを
接地の値に近づけるようにロウにプルさせるＤＣバイア
ス回路の改良点と以下のような同相回路の改良点を有す
る、すなわち同相回路は、電源電圧の範囲の約中間点に
ある、外部から供給されたアナログ接地基準電圧の入力
と、増幅器からの出力間の差である入力とを受取り、同
相回路の電流を実質的に反映して、これら入力を介して
増幅器に入力された同相信号に起因すると考えられ、か
つ増幅器内のそれに起因すると考えられる電圧降下によ
る電圧誤差を出力が考慮するように再構築する。
は、二重入力およびデュアル・エンデッド出力を有し、
さらにｐチャネルソーストランジスタおよびｎチャネル
シンクトランジスタを有する、完全差動演算増幅器の同
相回路およびＤＣバイアス回路であり、二重入力間の電
圧差が正であれば、出力の電圧レベルを電源電圧の値に
近くもたらすように、出力をハイにプッシュさせ、かつ
二重入力間の電圧差が負であれば、出力の電圧レベルを
接地の値に近づけるようにロウにプルさせるＤＣバイア
ス回路の改良点と以下のような同相回路の改良点を有す
る、すなわち同相回路は、電源電圧の範囲の約中間点に
ある、外部から供給されたアナログ接地基準電圧の入力
と、増幅器からの出力間の差である入力とを受取り、同
相回路の電流を実質的に反映して、これら入力を介して
増幅器に入力された同相信号に起因すると考えられ、か
つ増幅器内のそれに起因すると考えられる電圧降下によ
る電圧誤差を出力が考慮するように再構築する。
【００２９】さらに別の実施例において、この発明は、
二重入力およびデュアル・エンデッド出力を有する差動
演算増幅器における同相再構築の方法であり、この増幅
器は、シンクトランジスタとソーストランジスタと、対
応するバイアストランジスタとを含み、この方法は、増
幅器の電源電圧範囲の約中間にある、外部から供給され
たアナログ接地基準電圧を第１のｐチャネルトランジス
タのゲートに入力するステップと、出力の比較に基づく
差信号を増幅器から第２のｐチャネルトランジスタのゲ
ートに入力するステップと、第１のｐチャネルトランジ
スタおよび第２のｐチャネルトランジスタの各々を直列
接続されるｐチャネルトランジスタに接続するステップ
と、第１のｐチャネルトランジスタを直接接続されるｎ
チャネルトランジスタに接続するステップとを含み、前
記ｎチャネルトランジスタの各々は共通のドレインを有
し、さらに第２のｐチャネルトランジスタを直列接続さ
れるｎチャネルトランジスタに接続するステップを含
み、前記ｎチャネルトランジスタの各々は共通のドレイ
ンを有し、さらに直列接続されるｎチャネルトランジス
タの各々を共通の接地に接続するステップと、増幅器を
ｐチャネルトランジスタのドレインで接続するステップ
とを含む。
二重入力およびデュアル・エンデッド出力を有する差動
演算増幅器における同相再構築の方法であり、この増幅
器は、シンクトランジスタとソーストランジスタと、対
応するバイアストランジスタとを含み、この方法は、増
幅器の電源電圧範囲の約中間にある、外部から供給され
たアナログ接地基準電圧を第１のｐチャネルトランジス
タのゲートに入力するステップと、出力の比較に基づく
差信号を増幅器から第２のｐチャネルトランジスタのゲ
ートに入力するステップと、第１のｐチャネルトランジ
スタおよび第２のｐチャネルトランジスタの各々を直列
接続されるｐチャネルトランジスタに接続するステップ
と、第１のｐチャネルトランジスタを直接接続されるｎ
チャネルトランジスタに接続するステップとを含み、前
記ｎチャネルトランジスタの各々は共通のドレインを有
し、さらに第２のｐチャネルトランジスタを直列接続さ
れるｎチャネルトランジスタに接続するステップを含
み、前記ｎチャネルトランジスタの各々は共通のドレイ
ンを有し、さらに直列接続されるｎチャネルトランジス
タの各々を共通の接地に接続するステップと、増幅器を
ｐチャネルトランジスタのドレインで接続するステップ
とを含む。
【００３０】別の局面において、この方法はさらに、増
幅器をＤＣバイアス回路と接続するステップを含む。
幅器をＤＣバイアス回路と接続するステップを含む。
【００３１】さらに別の局面において、ＤＣバイアス回
路は、バイアス回路のバイアストランジスタにかかる二
重バイアス電流の電圧差を考慮し、実質的に同一のバイ
アス電流をすべてのシンクトランジスタにもたらし、か
つ実質的に同一のバイアス電流を増幅器のすべてのソー
ストランジスタおよびすべてのシンクトランジスタにも
たらす。
路は、バイアス回路のバイアストランジスタにかかる二
重バイアス電流の電圧差を考慮し、実質的に同一のバイ
アス電流をすべてのシンクトランジスタにもたらし、か
つ実質的に同一のバイアス電流を増幅器のすべてのソー
ストランジスタおよびすべてのシンクトランジスタにも
たらす。
【００３２】別の局面において、この方法はさらに、カ
スコードトランジスタをシンクトランジスタおよびソー
ストランジスタの各々に接続するステップを含む。
スコードトランジスタをシンクトランジスタおよびソー
ストランジスタの各々に接続するステップを含む。
【００３３】さらに別の局面において、電源電圧は約０
ボルトないし約２．７ボルトの範囲にある。
ボルトないし約２．７ボルトの範囲にある。
【００３４】さらに別の局面において、電源電圧は約０
ボルトないし約５ボルトの範囲にある。
ボルトないし約５ボルトの範囲にある。
【００３５】この発明、ならびにそのさらなる目的およ
び利点をより完全に理解するために、添付の図面に関連
して以下の詳細な説明を参照する必要があるかもしれな
い。
び利点をより完全に理解するために、添付の図面に関連
して以下の詳細な説明を参照する必要があるかもしれな
い。
【００３６】
【実施例の詳細な説明】この発明の原理および利点を理
解するために、まず先行技術の単一段差動演算増幅器な
らびにその動作および特性を考慮することが有用であろ
う。まず図１を参照すると、このような先行技術の単一
段差動増幅器２が示される。増幅器２は一般に、単一段
増幅器セクションと、ＤＣバイアス回路網と、同相再構
築回路段とを含む。単一段増幅器への入力は、反転入力
１２と非反転入力１０とからなる。増幅器２は、デュア
ル・エンデッド非反転および反転出力それぞれ１４、１
５を有する。増幅器セクションはまた、ｐチャネルトラ
ンジスタ２０、２２、２４、２６、２８、３０の構成お
よびｎチャネルトランジスタ３２、３４、３６、３８の
構成を含む。
解するために、まず先行技術の単一段差動演算増幅器な
らびにその動作および特性を考慮することが有用であろ
う。まず図１を参照すると、このような先行技術の単一
段差動増幅器２が示される。増幅器２は一般に、単一段
増幅器セクションと、ＤＣバイアス回路網と、同相再構
築回路段とを含む。単一段増幅器への入力は、反転入力
１２と非反転入力１０とからなる。増幅器２は、デュア
ル・エンデッド非反転および反転出力それぞれ１４、１
５を有する。増幅器セクションはまた、ｐチャネルトラ
ンジスタ２０、２２、２４、２６、２８、３０の構成お
よびｎチャネルトランジスタ３２、３４、３６、３８の
構成を含む。
【００３７】引続き図１を参照すると、増幅器セクショ
ンは、入力段と出力段とを含む。増幅器２の入力段は、
入力１０、１２と、トランジスタ２４、２６と、これら
のトランジスタのためのバイアス電圧７０ａ、７２ａを
有するバイアス電流７０、７２とを含む。増幅器の出力
段は、出力１４、１５（それぞれ正および負）、トラン
ジスタ２０、２２、３２、３４および２８、３０、３
６、３８と、バイアス電圧６６ａ、６８ａをそれぞれ有
するバイアス電流６６、６８とを含む。当業者には明ら
かなように、ｐチャネルトランジスタ２０、２８は、カ
スコード装置２２、３０とともに電流供給源として作用
し、ｎチャネルトランジスタ３２、３６は、カスコード
装置３４、３８とともに電流吸込源として作用する。
ンは、入力段と出力段とを含む。増幅器２の入力段は、
入力１０、１２と、トランジスタ２４、２６と、これら
のトランジスタのためのバイアス電圧７０ａ、７２ａを
有するバイアス電流７０、７２とを含む。増幅器の出力
段は、出力１４、１５（それぞれ正および負）、トラン
ジスタ２０、２２、３２、３４および２８、３０、３
６、３８と、バイアス電圧６６ａ、６８ａをそれぞれ有
するバイアス電流６６、６８とを含む。当業者には明ら
かなように、ｐチャネルトランジスタ２０、２８は、カ
スコード装置２２、３０とともに電流供給源として作用
し、ｎチャネルトランジスタ３２、３６は、カスコード
装置３４、３８とともに電流吸込源として作用する。
【００３８】引続き図１を参照して、先行技術の単一段
増幅器２のＤＣバイアス回路網は、ｐチャネルトランジ
スタ５０、５２と、ｎチャネルトランジスタ５４、５
６、５８、６０、６２、６４とを含む。ＤＣバイアス回
路のこれらのｎチャネルトランジスタ５４、５６、５
８、６０、６２、６４への電流入力６６、６８は、ｎチ
ャネルカスコード装置３４、３８へのバイアス電圧入力
６６ａ、６８ａとしても現れるのが認められる。ｐチャ
ネルトランジスタ５０、５２への電流入力７０、７２
は、入力段トランジスタ２４、２６およびｐチャネルト
ランジスタ２０、２２、２８、３０へのバイアス電圧入
力７０ａ、７２ａとして現れるのが認められる。
増幅器２のＤＣバイアス回路網は、ｐチャネルトランジ
スタ５０、５２と、ｎチャネルトランジスタ５４、５
６、５８、６０、６２、６４とを含む。ＤＣバイアス回
路のこれらのｎチャネルトランジスタ５４、５６、５
８、６０、６２、６４への電流入力６６、６８は、ｎチ
ャネルカスコード装置３４、３８へのバイアス電圧入力
６６ａ、６８ａとしても現れるのが認められる。ｐチャ
ネルトランジスタ５０、５２への電流入力７０、７２
は、入力段トランジスタ２４、２６およびｐチャネルト
ランジスタ２０、２２、２８、３０へのバイアス電圧入
力７０ａ、７２ａとして現れるのが認められる。
【００３９】引続き図１を参照して、先行技術の増幅器
２はまた、ある同相回路を含むことが認められる。増幅
器２の同相回路は、ｎチャネルトランジスタ８２、８０
と、ｐチャネルトランジスタ８４、８６、８８、９０と
を含む。同相回路はまた、典型的には電源電圧範囲の中
間あたりである、外部から供給されたアナログ接地基準
電圧を受入れるように作用する入力９２を含む。別の入
力９４は、増幅器セクション出力１４、１５から発生さ
れた同相信号であり、この発生は典型的には、出力１４
と１５との間の抵抗分割器、または出力１４と１５との
間のスイッチド・コンデンサ分割技術による。いずれの
場合も、同相回路の目的は、出力１４、１５の電圧が基
準入力９２の電圧にもたらされるように、出力１４、１
５をプッシュするまたはプルする信号９３を発生するこ
とである。
２はまた、ある同相回路を含むことが認められる。増幅
器２の同相回路は、ｎチャネルトランジスタ８２、８０
と、ｐチャネルトランジスタ８４、８６、８８、９０と
を含む。同相回路はまた、典型的には電源電圧範囲の中
間あたりである、外部から供給されたアナログ接地基準
電圧を受入れるように作用する入力９２を含む。別の入
力９４は、増幅器セクション出力１４、１５から発生さ
れた同相信号であり、この発生は典型的には、出力１４
と１５との間の抵抗分割器、または出力１４と１５との
間のスイッチド・コンデンサ分割技術による。いずれの
場合も、同相回路の目的は、出力１４、１５の電圧が基
準入力９２の電圧にもたらされるように、出力１４、１
５をプッシュするまたはプルする信号９３を発生するこ
とである。
【００４０】引続き図１を参照して、差動または同相回
路を備えた先行技術の増幅器２は以下のように動作す
る。一般に、入力１０、１２の電圧に差があれば、ソー
スまたはシンクトランジスタの両方の出力段に電流の不
均衡が起こり、その不均衡の極性に依存して、より多く
の電流が吐き出されるまたは吸い込まれることになる。
たとえば、２つの入力１０、１２が同一の電圧を有する
場合には、差動対が均等に分割され、回路が、電流供給
源と同じ電流を有する電流吸込源を生成する。すると、
一方の電位が上がりかつ他方の電位が下がると、電流の
不均衡が双方の出力段で起こり、不均衡の方向に依存し
てより多くの電流が吐き出される、または吸い込まれる
ことになる。先行技術の増幅器２の増幅器およびバイア
ス回路のこの一般的な動作とともに、増幅器の同相回路
は、同相再構築または補正電圧信号を増幅器の出力に供
給するように作用する。示される先行技術の同相回路
は、上述のように入力９４として増幅器の出力１４、１
５から発生されるＤＣレベルを、外部から供給されたア
ナログ接地基準電圧入力９２と比較するように動作す
る。同相回路へのこれらの２つの入力９２、９４に基づ
いて、同相回路は、出力１４、１５の電圧がアナログ接
地基準電圧入力９２の電圧にもたらされるように、出力
１４、１５をプッシュするまたはプルする信号９３を発
生する。
路を備えた先行技術の増幅器２は以下のように動作す
る。一般に、入力１０、１２の電圧に差があれば、ソー
スまたはシンクトランジスタの両方の出力段に電流の不
均衡が起こり、その不均衡の極性に依存して、より多く
の電流が吐き出されるまたは吸い込まれることになる。
たとえば、２つの入力１０、１２が同一の電圧を有する
場合には、差動対が均等に分割され、回路が、電流供給
源と同じ電流を有する電流吸込源を生成する。すると、
一方の電位が上がりかつ他方の電位が下がると、電流の
不均衡が双方の出力段で起こり、不均衡の方向に依存し
てより多くの電流が吐き出される、または吸い込まれる
ことになる。先行技術の増幅器２の増幅器およびバイア
ス回路のこの一般的な動作とともに、増幅器の同相回路
は、同相再構築または補正電圧信号を増幅器の出力に供
給するように作用する。示される先行技術の同相回路
は、上述のように入力９４として増幅器の出力１４、１
５から発生されるＤＣレベルを、外部から供給されたア
ナログ接地基準電圧入力９２と比較するように動作す
る。同相回路へのこれらの２つの入力９２、９４に基づ
いて、同相回路は、出力１４、１５の電圧がアナログ接
地基準電圧入力９２の電圧にもたらされるように、出力
１４、１５をプッシュするまたはプルする信号９３を発
生する。
【００４１】先行技術の増幅器２のＤＣバイアスおよび
カレントミラー回路をより具体的に示す図２と関連して
図１を参照すると、この先行技術のバイアス網を寸法決
めする従来の態様は、バイアス網ｎチャネルトランジス
タ５４、５６、５８、６０、６２、６４のすべてを同一
の寸法に設定し、トランジスタ５６に４倍のドレイン電
流を供給するというものである。この技術でトランジス
タ５６に、Ｖt ＋１．４Ｖdsatに等しいＶdsを生成し、
トランジスタ５６および６０のＶt が類似しているので
（トランジスタ６０のＶt は実際には基板効果のために
やや高くなっている）、トランジスタ６０にかかるゲー
ト−ソース降下によって、トランジスタ５８は約１．３
ＶdsatのＶdsでバイアスされ、これがトランジスタ５８
を飽和状態に保持する。
カレントミラー回路をより具体的に示す図２と関連して
図１を参照すると、この先行技術のバイアス網を寸法決
めする従来の態様は、バイアス網ｎチャネルトランジス
タ５４、５６、５８、６０、６２、６４のすべてを同一
の寸法に設定し、トランジスタ５６に４倍のドレイン電
流を供給するというものである。この技術でトランジス
タ５６に、Ｖt ＋１．４Ｖdsatに等しいＶdsを生成し、
トランジスタ５６および６０のＶt が類似しているので
（トランジスタ６０のＶt は実際には基板効果のために
やや高くなっている）、トランジスタ６０にかかるゲー
ト−ソース降下によって、トランジスタ５８は約１．３
ＶdsatのＶdsでバイアスされ、これがトランジスタ５８
を飽和状態に保持する。
【００４２】図２と関連して引続き図１を参照すると、
先行技術のこのバイアスおよびカレントミラー技術には
基本的に問題がある、というのはカレントミラー回路の
一方の足部におけるミラートランジスタ５８は、他方の
足部の単一のトランジスタ５４よりも小さい電圧降下Ｖ
dsを有するからである。ミラー回路の２つの足部におけ
る電圧降下の差によって、カレントミラー出力に不一致
が起こる。この不一致は、小さいが、装置全体が低電圧
で動作する場合にはかなりのものとなり得て、これらの
場合には、不一致が演算増幅器の動作特性全体を影響し
得る。明らかなように、不一致は、同相回路への電圧に
影響を及ぼす可能性があり、同相回路の動作がより効果
的でなくなる。ミラー回路の足部におけるトランジスタ
にかかる電圧降下の差に加えて、トランジスタＶdsおよ
び、先行技術の設計のミラー回路における電流のミスマ
ッチは、プロセス、温度、電源電圧、および基準電流が
変わる結果として、変化し得る。さらに、回路で用いら
れるトランジスタの寸法における変化は、大きな不一致
の問題となり得る、というのは、先行技術の設計におい
てトランジスタの寸法を変え、かつ所望のカレントミラ
ーをもたらす簡単な方法は存在しないからである。明ら
かなように、さまざまな環境で不一致を実質的に低減
し、不一致を減じる利点を生かして同相再構築を改良す
る、改良された同相回路を含むこの発明は、当該分野に
おいて、特に低電源電圧の応用において大きな改良であ
る。
先行技術のこのバイアスおよびカレントミラー技術には
基本的に問題がある、というのはカレントミラー回路の
一方の足部におけるミラートランジスタ５８は、他方の
足部の単一のトランジスタ５４よりも小さい電圧降下Ｖ
dsを有するからである。ミラー回路の２つの足部におけ
る電圧降下の差によって、カレントミラー出力に不一致
が起こる。この不一致は、小さいが、装置全体が低電圧
で動作する場合にはかなりのものとなり得て、これらの
場合には、不一致が演算増幅器の動作特性全体を影響し
得る。明らかなように、不一致は、同相回路への電圧に
影響を及ぼす可能性があり、同相回路の動作がより効果
的でなくなる。ミラー回路の足部におけるトランジスタ
にかかる電圧降下の差に加えて、トランジスタＶdsおよ
び、先行技術の設計のミラー回路における電流のミスマ
ッチは、プロセス、温度、電源電圧、および基準電流が
変わる結果として、変化し得る。さらに、回路で用いら
れるトランジスタの寸法における変化は、大きな不一致
の問題となり得る、というのは、先行技術の設計におい
てトランジスタの寸法を変え、かつ所望のカレントミラ
ーをもたらす簡単な方法は存在しないからである。明ら
かなように、さまざまな環境で不一致を実質的に低減
し、不一致を減じる利点を生かして同相再構築を改良す
る、改良された同相回路を含むこの発明は、当該分野に
おいて、特に低電源電圧の応用において大きな改良であ
る。
【００４３】ここで図３を参照すると、この発明の単一
段完全差動増幅器４の好ましい実施例が示される。この
増幅器４は、改良された同相回路技術を組込む。この増
幅器４はまた、ｐチャネルソーストランジスタ１２０、
１２４、１２８およびｎチャネルシンクトランジスタ１
３２、１３６にかかる電圧降下が最小になるように設計
され、そのため出力１１４、１１５がより大きな範囲で
スイングできる。改良された同相回路は、この特定的な
増幅器４の設計とともに用いられれば特に効果的であ
る。改良された同相回路および増幅器４の設計全体は、
その各々の利点とともに、以下の詳細な説明からよりよ
く理解されるであろう。
段完全差動増幅器４の好ましい実施例が示される。この
増幅器４は、改良された同相回路技術を組込む。この増
幅器４はまた、ｐチャネルソーストランジスタ１２０、
１２４、１２８およびｎチャネルシンクトランジスタ１
３２、１３６にかかる電圧降下が最小になるように設計
され、そのため出力１１４、１１５がより大きな範囲で
スイングできる。改良された同相回路は、この特定的な
増幅器４の設計とともに用いられれば特に効果的であ
る。改良された同相回路および増幅器４の設計全体は、
その各々の利点とともに、以下の詳細な説明からよりよ
く理解されるであろう。
【００４４】引続き図３を参照すると、一般に増幅器４
は多くの点で先行技術の増幅器２（図１に図示される）
に類似して構成される。この発明は、単一段折り返しカ
スコード増幅器セクションとＤＣバイアス回路網との両
方を含む。単一段折り返しカスコード増幅器セクション
は、反転入力１１２および非反転入力１１０の入力を有
する。増幅器４はまた、デュアル・エンデッド非反転お
よび反転出力それぞれ１１４、１１５を有する。増幅器
セクションは、ｐチャネルトランジスタ１２０、１２
２、１２４、１２６、１２８、１３０の構成と、ｎチャ
ネルトランジスタ１３２、１３４、１３６、１３８の構
成とからなる。
は多くの点で先行技術の増幅器２（図１に図示される）
に類似して構成される。この発明は、単一段折り返しカ
スコード増幅器セクションとＤＣバイアス回路網との両
方を含む。単一段折り返しカスコード増幅器セクション
は、反転入力１１２および非反転入力１１０の入力を有
する。増幅器４はまた、デュアル・エンデッド非反転お
よび反転出力それぞれ１１４、１１５を有する。増幅器
セクションは、ｐチャネルトランジスタ１２０、１２
２、１２４、１２６、１２８、１３０の構成と、ｎチャ
ネルトランジスタ１３２、１３４、１３６、１３８の構
成とからなる。
【００４５】引続き図３を参照すると、増幅器４のＤＣ
バイアス回路は、ｐチャネルトランジスタ１７０、１７
２、１７４、１７６と、ｎチャネルトランジスタ１５
０、１５２、１５４、１５６、１５８、１６０、１６
２、１６４とからなるのが認められる。ＤＣバイアス回
路への入力は、同一の電流の二重バイアス回路入力１９
６、１９８を含む。この好ましい実施例におけるＤＣバ
イアス回路の機能および先行技術と比較したこの増幅器
４の違いは、この発明の増幅器のＤＣバイアス回路が、
電流供給源であるトランジスタ１２０、１２４、１２８
と、電流吸込源であるトランジスタ１３２、１３６と、
カスコード装置であるトランジスタ１２２、１２６、１
３０、１３４、１３８とにバイアス電圧を確立するよう
に作用することである。この態様で、ソーストランジス
タ１２０、１２８とシンクトランジスタ１３２、１３６
との間のカレントミラー動作は、出力スイングのすべて
の値に関してこれらのトランジスタを飽和領域に維持す
る。
バイアス回路は、ｐチャネルトランジスタ１７０、１７
２、１７４、１７６と、ｎチャネルトランジスタ１５
０、１５２、１５４、１５６、１５８、１６０、１６
２、１６４とからなるのが認められる。ＤＣバイアス回
路への入力は、同一の電流の二重バイアス回路入力１９
６、１９８を含む。この好ましい実施例におけるＤＣバ
イアス回路の機能および先行技術と比較したこの増幅器
４の違いは、この発明の増幅器のＤＣバイアス回路が、
電流供給源であるトランジスタ１２０、１２４、１２８
と、電流吸込源であるトランジスタ１３２、１３６と、
カスコード装置であるトランジスタ１２２、１２６、１
３０、１３４、１３８とにバイアス電圧を確立するよう
に作用することである。この態様で、ソーストランジス
タ１２０、１２８とシンクトランジスタ１３２、１３６
との間のカレントミラー動作は、出力スイングのすべて
の値に関してこれらのトランジスタを飽和領域に維持す
る。
【００４６】引続き図３を参照すると、先行技術と比較
したこの増幅器４の、別の非常に大きな違いは、この増
幅器４で用いられる改良された同相回路設計である。こ
の同相回路は、特に、この発明で用いられる特定のバイ
アスの概念を利用すると非常に効果的である。同相回路
は、増幅器セクションのｎチャネルトランジスタ１３
２、１３６のゲートへの電圧入力である信号１９３を生
成する。同相回路は一般にｐチャネルトランジスタ２１
８、２２０、２２２、２２４と、ｎチャネルトランジス
タ２１０、２１２、２１４、２１６とからなる。ｐチャ
ネルトランジスタ２２２、２２４は、バイアス電圧２０
２、２０４によってバイアスされる。同相回路への入力
は、ｐチャネルトランジスタ２１８への外部から供給さ
れたアナログ接地基準電圧入力２４２と、ｐチャネルト
ランジスタ２２０への同相信号入力２４４とを含む。先
行技術に関して上述したように、同相信号入力２４４
は、増幅器４の出力１１４、１１５の間の抵抗分割器、
またはこれらの出力１１４、１１５の間のあるスイッチ
ド・コンデンサ分割技術等によって、従来の態様で発生
される。
したこの増幅器４の、別の非常に大きな違いは、この増
幅器４で用いられる改良された同相回路設計である。こ
の同相回路は、特に、この発明で用いられる特定のバイ
アスの概念を利用すると非常に効果的である。同相回路
は、増幅器セクションのｎチャネルトランジスタ１３
２、１３６のゲートへの電圧入力である信号１９３を生
成する。同相回路は一般にｐチャネルトランジスタ２１
８、２２０、２２２、２２４と、ｎチャネルトランジス
タ２１０、２１２、２１４、２１６とからなる。ｐチャ
ネルトランジスタ２２２、２２４は、バイアス電圧２０
２、２０４によってバイアスされる。同相回路への入力
は、ｐチャネルトランジスタ２１８への外部から供給さ
れたアナログ接地基準電圧入力２４２と、ｐチャネルト
ランジスタ２２０への同相信号入力２４４とを含む。先
行技術に関して上述したように、同相信号入力２４４
は、増幅器４の出力１１４、１１５の間の抵抗分割器、
またはこれらの出力１１４、１１５の間のあるスイッチ
ド・コンデンサ分割技術等によって、従来の態様で発生
される。
【００４７】引続き図３を参照すると、増幅器は以下の
ように機能する。一般に、入力１１２、１１０の電圧が
等しく、かつ増幅器の動作範囲内にあれば、出力段、す
なわちトランジスタ１２０、１２２、１３２、１３４お
よび１２８、１３０、１３６、１３８の電流は平衡され
る。入力１１２、１１０がその間の差電圧を有する場合
には、出力段は電力不均衡を有し、ハイまたはロウにプ
ルする。外部負荷容量およびフィードバックは、増幅器
４に補償および閉ループ機能性を与えるように作用す
る。低電源電圧の応用に関して増幅器４に有利な特性を
与える、増幅器４の重要な局面の１つは、シンクトラン
ジスタ１３２、１３６とソーストランジスタ１２０、１
２４、１２８と、カスコードトランジスタ１２２、１２
６、１３０、１３４、１３８とに形成されるバイアス回
路の特定の実現法である。この回路によって、増幅器４
は、低電源電圧の応用においてさえも、有利な動作特性
を示すことができる。これらの特定の局面を通して、増
幅器のトランジスタは飽和状態に維持され、カスコード
される負荷の使用により、電源供給拒否を改良する。増
幅器４の同相回路は、これらの特性を有利に活用し、そ
の構成にさらなる好都合な局面を与える。特に、同相回
路は、増幅器４の２つの出力１１４、１１５の中間点に
あるＤＣレベル入力２４４を受入れる。同相回路は次
に、ＤＣレベル入力２４４を、電源電圧の中間点レベル
に等しいアナログ基準電圧入力２４２と比較する。ＤＣ
レベル入力２４４と基準電圧入力２４２とが異なれば、
その差の補正が同相信号１９３となり、同相再構築が行
なわれるように、すなわち増幅された出力１１４、１１
５の電圧が基準電圧２４２に非常に近くなるように、プ
ッシュされる、またはプルされるように、増幅された出
力１１４、１１５を調整する。増幅器全体に関して、同
相回路はＤＣバイアス回路と類似したバイアス機構を用
いることに注目されたい。これは、すべてのＶdsおよび
Ｖgs電位を等しく設定するように機能し、それによって
主増幅器と同相回路との電流の一致を最大にする。増幅
器４のこれらの特性は、増幅器４の典型的な応用に関す
る特定の回路および変数を考慮することにより、よりよ
く理解される。
ように機能する。一般に、入力１１２、１１０の電圧が
等しく、かつ増幅器の動作範囲内にあれば、出力段、す
なわちトランジスタ１２０、１２２、１３２、１３４お
よび１２８、１３０、１３６、１３８の電流は平衡され
る。入力１１２、１１０がその間の差電圧を有する場合
には、出力段は電力不均衡を有し、ハイまたはロウにプ
ルする。外部負荷容量およびフィードバックは、増幅器
４に補償および閉ループ機能性を与えるように作用す
る。低電源電圧の応用に関して増幅器４に有利な特性を
与える、増幅器４の重要な局面の１つは、シンクトラン
ジスタ１３２、１３６とソーストランジスタ１２０、１
２４、１２８と、カスコードトランジスタ１２２、１２
６、１３０、１３４、１３８とに形成されるバイアス回
路の特定の実現法である。この回路によって、増幅器４
は、低電源電圧の応用においてさえも、有利な動作特性
を示すことができる。これらの特定の局面を通して、増
幅器のトランジスタは飽和状態に維持され、カスコード
される負荷の使用により、電源供給拒否を改良する。増
幅器４の同相回路は、これらの特性を有利に活用し、そ
の構成にさらなる好都合な局面を与える。特に、同相回
路は、増幅器４の２つの出力１１４、１１５の中間点に
あるＤＣレベル入力２４４を受入れる。同相回路は次
に、ＤＣレベル入力２４４を、電源電圧の中間点レベル
に等しいアナログ基準電圧入力２４２と比較する。ＤＣ
レベル入力２４４と基準電圧入力２４２とが異なれば、
その差の補正が同相信号１９３となり、同相再構築が行
なわれるように、すなわち増幅された出力１１４、１１
５の電圧が基準電圧２４２に非常に近くなるように、プ
ッシュされる、またはプルされるように、増幅された出
力１１４、１１５を調整する。増幅器全体に関して、同
相回路はＤＣバイアス回路と類似したバイアス機構を用
いることに注目されたい。これは、すべてのＶdsおよび
Ｖgs電位を等しく設定するように機能し、それによって
主増幅器と同相回路との電流の一致を最大にする。増幅
器４のこれらの特性は、増幅器４の典型的な応用に関す
る特定の回路および変数を考慮することにより、よりよ
く理解される。
【００４８】ここで、図４を参照すると、この発明の増
幅器４のＤＣバイアス回路が図示される。この新しいバ
イアス回路は、トランジスタ１５０、１５８にかかる等
しいＶds電圧を生成し、その結果、電流の一致がより正
確になり、プロセス、温度、電源電圧、またはＩref 電
流におけるばらつきに対して変化が小さくなる。このＤ
Ｃバイアス回路は、トランジスタ１５２、１５６、１６
０（図３に図示される増幅器回路ではトランジスタ１６
４も）が同じ寸法にされるか、またはあるユニットの倍
数であること、かつトランジスタ１５０、１５８が同一
の寸法にされるかまたはあるユニットの倍数にされるこ
とを必要とする。トランジスタ１５４の寸法は、所望の
Ｖdsがトランジスタ１５０、１５８（および図３におい
てはトランジスタ１６２）にかかって導出され、これら
が飽和状態（典型的には１．３Ｖ dsat）に維持されるよ
うに設定される。この技術の結果として、重要なトラン
ジスタのすべては同じ寸法であるか、または互いのユニ
ットの倍数であり（トランジスタ１５０、１５８のＶds
を設定するトランジスタ１５４は除く）（および図３の
１６２）、カスコードおよびシンク装置は寸法が異なっ
ていてもよく、それでも一致に近く維持する。
幅器４のＤＣバイアス回路が図示される。この新しいバ
イアス回路は、トランジスタ１５０、１５８にかかる等
しいＶds電圧を生成し、その結果、電流の一致がより正
確になり、プロセス、温度、電源電圧、またはＩref 電
流におけるばらつきに対して変化が小さくなる。このＤ
Ｃバイアス回路は、トランジスタ１５２、１５６、１６
０（図３に図示される増幅器回路ではトランジスタ１６
４も）が同じ寸法にされるか、またはあるユニットの倍
数であること、かつトランジスタ１５０、１５８が同一
の寸法にされるかまたはあるユニットの倍数にされるこ
とを必要とする。トランジスタ１５４の寸法は、所望の
Ｖdsがトランジスタ１５０、１５８（および図３におい
てはトランジスタ１６２）にかかって導出され、これら
が飽和状態（典型的には１．３Ｖ dsat）に維持されるよ
うに設定される。この技術の結果として、重要なトラン
ジスタのすべては同じ寸法であるか、または互いのユニ
ットの倍数であり（トランジスタ１５０、１５８のＶds
を設定するトランジスタ１５４は除く）（および図３の
１６２）、カスコードおよびシンク装置は寸法が異なっ
ていてもよく、それでも一致に近く維持する。
【００４９】図２と併せて図４を引続き参照すると、効
果において、この発明においてトランジスタ１５４をＤ
Ｃバイアス回路に加えると、トランジスタ１５０にかか
る電位をトランジスタ１５８にかかる電位と等しく設定
し、真のカレントミラーを得るように機能する。バイア
ス回路の中間段、すなわちトランジスタ１５４、１５６
は、トランジスタ１５２のゲートからソースへの降下が
トランジスタ１５０を適切なＶds電圧に駆動するよう
に、カスコード装置の電圧を確立する。トランジスタ１
５０のゲートが、ドレインに結合されるのではなく、カ
スコード装置の他方の側に接続されて、電位を捕捉し、
そのため電流が正確に反射され、同じドレイン−ソース
電位を有することに注目されたい。
果において、この発明においてトランジスタ１５４をＤ
Ｃバイアス回路に加えると、トランジスタ１５０にかか
る電位をトランジスタ１５８にかかる電位と等しく設定
し、真のカレントミラーを得るように機能する。バイア
ス回路の中間段、すなわちトランジスタ１５４、１５６
は、トランジスタ１５２のゲートからソースへの降下が
トランジスタ１５０を適切なＶds電圧に駆動するよう
に、カスコード装置の電圧を確立する。トランジスタ１
５０のゲートが、ドレインに結合されるのではなく、カ
スコード装置の他方の側に接続されて、電位を捕捉し、
そのため電流が正確に反射され、同じドレイン−ソース
電位を有することに注目されたい。
【００５０】図３と併わせて図４を引続き参照すると、
増幅器４の単一段増幅器セクションにおいて、この同じ
バイアス技術を用いて、ｎチャネルトランジスタカスコ
ード装置１３４、１３８をバイアスし（１９６）、かつ
ｎチャネルシンク装置１３２、１３６にバイアス１９８
を確立する。さらに、同様の態様で、バイアス電圧２０
４がｐチャネル装置１２０、１２４、１２８をバイアス
し、かつバイアス電圧２０２がカスコードトランジスタ
１２２、１２６、１３０のバイアス電圧を確立するよう
に、電流が反射されることにも注目されたい。
増幅器４の単一段増幅器セクションにおいて、この同じ
バイアス技術を用いて、ｎチャネルトランジスタカスコ
ード装置１３４、１３８をバイアスし（１９６）、かつ
ｎチャネルシンク装置１３２、１３６にバイアス１９８
を確立する。さらに、同様の態様で、バイアス電圧２０
４がｐチャネル装置１２０、１２４、１２８をバイアス
し、かつバイアス電圧２０２がカスコードトランジスタ
１２２、１２６、１３０のバイアス電圧を確立するよう
に、電流が反射されることにも注目されたい。
【００５１】引続き図３と併わせて図４を参照すると、
同様のバイアス技術が、同相回路にも用いられている。
同相回路のトランジスタ２２２、２２４は、増幅器セク
ションのｐチャネルソースおよびカスコードトランジス
タ１２０、１２２、１２４、１２６、１２８、１３０を
バイアスするのと同じ電圧である、それぞれ電圧２０
２、２０４によってバイアスされる。ＤＣバイアス回路
のトランジスタ１５０と同様に、トランジスタ２１０、
２１２のゲートは、それぞれカスコード装置２１４、２
１６の他方側に接続されることにも注目されたい。この
新規の同相回路の設計で、同相回路と増幅器のコアとの
電流の不一致を実質的に低減することができ、したがっ
て同相出力電圧２４４におけるオフセット誤差を最小に
する。この改良された同相回路と用いられるバイアス機
構は、すべてのＶdsおよびＶgs電位を同じに設定するこ
とによってこれらの誤差を最小限にし、それによって主
増幅器と同相回路との間の電流の一致を最大にする。
同様のバイアス技術が、同相回路にも用いられている。
同相回路のトランジスタ２２２、２２４は、増幅器セク
ションのｐチャネルソースおよびカスコードトランジス
タ１２０、１２２、１２４、１２６、１２８、１３０を
バイアスするのと同じ電圧である、それぞれ電圧２０
２、２０４によってバイアスされる。ＤＣバイアス回路
のトランジスタ１５０と同様に、トランジスタ２１０、
２１２のゲートは、それぞれカスコード装置２１４、２
１６の他方側に接続されることにも注目されたい。この
新規の同相回路の設計で、同相回路と増幅器のコアとの
電流の不一致を実質的に低減することができ、したがっ
て同相出力電圧２４４におけるオフセット誤差を最小に
する。この改良された同相回路と用いられるバイアス機
構は、すべてのＶdsおよびＶgs電位を同じに設定するこ
とによってこれらの誤差を最小限にし、それによって主
増幅器と同相回路との間の電流の一致を最大にする。
【００５２】ここで図５を参照すると、この発明の改良
された同相回路を備えた、低電圧完全差動演算増幅器の
相補的な反転されたものが図示される。この相補的な、
反転されたものは、図３に示された実施例と本質的に同
じ態様で実行するが、図３の回路と全く相補的なもので
ある。
された同相回路を備えた、低電圧完全差動演算増幅器の
相補的な反転されたものが図示される。この相補的な、
反転されたものは、図３に示された実施例と本質的に同
じ態様で実行するが、図３の回路と全く相補的なもので
ある。
【００５３】ここで図６を参照すると、この発明のバイ
アス、カレントミラー動作、および同相再構築回路技術
を組込む２段Ａ級演算増幅器６が示される。この増幅器
６は、単一段増幅器セクション（図３の装置のそれと類
似している）と、ＤＣバイアス回路網（図３および４の
装置のそれと類似している）と、改良された同相再構築
回路（図３の回路のそれと類似している）とからなる。
増幅器６の第２段は、Ａ級出力段である。Ａ級出力段を
単一段増幅器セクションと組込むことで、一般的な２段
Ａ級完全差動演算増幅器を形成する。この実施例におい
て、トランジスタ４１３、４１４、４１５および４３
３、４３４、４３５と、コンデンサ４２５および４２６
とが出力段を形成する。トランジスタ４１４、４１５お
よび４３４、４３５は、定電流供給源を生成し、一方ト
ランジスタ４１３および４３３は、第１段出力３１４、
３１５から供給されるそのそれぞれのゲート電位に基づ
いた出力レベルを導出する。この回路は、単一段増幅器
４の設計（図３）と同じバイアス源３０２、３０４から
バイアスされる電流供給源を確立する。コンデンサ４２
５、４２６は、標準的なミラー（Miller）補償コンデン
サである。トランジスタ４１３、４３３は、効果的には
出力４１６、４１８を変調する「スロットル」として作
用する。それぞれのトランジスタ４１３、４３３のゲー
トが上昇するにつれ、出力をプルダウンするようにそれ
ぞれのトランジスタにより大きな駆動力を与え、それぞ
れのトランジスタ４１３、４３３のゲートが下がれば、
これらはこの装置をオフにして、出力をプルアップさせ
る。
アス、カレントミラー動作、および同相再構築回路技術
を組込む２段Ａ級演算増幅器６が示される。この増幅器
６は、単一段増幅器セクション（図３の装置のそれと類
似している）と、ＤＣバイアス回路網（図３および４の
装置のそれと類似している）と、改良された同相再構築
回路（図３の回路のそれと類似している）とからなる。
増幅器６の第２段は、Ａ級出力段である。Ａ級出力段を
単一段増幅器セクションと組込むことで、一般的な２段
Ａ級完全差動演算増幅器を形成する。この実施例におい
て、トランジスタ４１３、４１４、４１５および４３
３、４３４、４３５と、コンデンサ４２５および４２６
とが出力段を形成する。トランジスタ４１４、４１５お
よび４３４、４３５は、定電流供給源を生成し、一方ト
ランジスタ４１３および４３３は、第１段出力３１４、
３１５から供給されるそのそれぞれのゲート電位に基づ
いた出力レベルを導出する。この回路は、単一段増幅器
４の設計（図３）と同じバイアス源３０２、３０４から
バイアスされる電流供給源を確立する。コンデンサ４２
５、４２６は、標準的なミラー（Miller）補償コンデン
サである。トランジスタ４１３、４３３は、効果的には
出力４１６、４１８を変調する「スロットル」として作
用する。それぞれのトランジスタ４１３、４３３のゲー
トが上昇するにつれ、出力をプルダウンするようにそれ
ぞれのトランジスタにより大きな駆動力を与え、それぞ
れのトランジスタ４１３、４３３のゲートが下がれば、
これらはこの装置をオフにして、出力をプルアップさせ
る。
【００５４】ここで図７を参照すると、当業者には、こ
の装置の機能およびこれらの機能を達成する態様を逸脱
することなく、その構成および要素において、種々の変
更が可能であることが認められるであろう。代替的な設
計の一例として、上述のポール分割補償ではなくポール
ゼロ補償を用いてもよいが、他にも多くの設計が可能で
あり、この例に制限されるものではない。これは、２段
増幅器６において、コンデンサ４２５、４２６を直列抵
抗器５００、５０２およびコンデンサ４２５、４２６に
変えることによって達成できる。他の例では、さらに多
くの段、相補的な構成、およびその他の変更、付加およ
び削除が、この発明の説明の意図される範囲を逸脱する
ことなく、設計において可能である。ここで述べた同じ
原理に基づくこれらのおよび他の実施例では、単一段増
幅器は、高周波数切換コンデンサ回路（たとえばシグマ
−デルタ変調器、フィルタ等）で特に応用できると考え
られ、２段増幅器は多くの多岐にわたる応用例があり、
多目的演算増幅器として適切であると考えられる。
の装置の機能およびこれらの機能を達成する態様を逸脱
することなく、その構成および要素において、種々の変
更が可能であることが認められるであろう。代替的な設
計の一例として、上述のポール分割補償ではなくポール
ゼロ補償を用いてもよいが、他にも多くの設計が可能で
あり、この例に制限されるものではない。これは、２段
増幅器６において、コンデンサ４２５、４２６を直列抵
抗器５００、５０２およびコンデンサ４２５、４２６に
変えることによって達成できる。他の例では、さらに多
くの段、相補的な構成、およびその他の変更、付加およ
び削除が、この発明の説明の意図される範囲を逸脱する
ことなく、設計において可能である。ここで述べた同じ
原理に基づくこれらのおよび他の実施例では、単一段増
幅器は、高周波数切換コンデンサ回路（たとえばシグマ
−デルタ変調器、フィルタ等）で特に応用できると考え
られ、２段増幅器は多くの多岐にわたる応用例があり、
多目的演算増幅器として適切であると考えられる。
【００５５】明らかなように、この発明は先行技術の装
置によってもたらされた問題を克服する。この発明は、
ここで述べたように構成され、用いられると特に効果的
であると考えられるが、当業者には実施例、特にここで
明確に述べた好ましい実施例によって達成されるのと実
質的に同じ結果を得るのに、装置ならびにその使用およ
び構成において種々の変更および代替例が可能であるこ
とが容易に認められるであろう。これらの変形の各々
が、この説明に含まれると意図され、この発明の一部を
形成する。したがって、上述の詳細な説明は、単に例と
しておよび例示するために述べたものであって、この発
明の精神および範囲は前掲の特許請求の範囲のみによっ
て制限されることが明確に理解されるであろう。
置によってもたらされた問題を克服する。この発明は、
ここで述べたように構成され、用いられると特に効果的
であると考えられるが、当業者には実施例、特にここで
明確に述べた好ましい実施例によって達成されるのと実
質的に同じ結果を得るのに、装置ならびにその使用およ
び構成において種々の変更および代替例が可能であるこ
とが容易に認められるであろう。これらの変形の各々
が、この説明に含まれると意図され、この発明の一部を
形成する。したがって、上述の詳細な説明は、単に例と
しておよび例示するために述べたものであって、この発
明の精神および範囲は前掲の特許請求の範囲のみによっ
て制限されることが明確に理解されるであろう。
【図１】バイアスおよびカレントミラー動作ならびに同
相回路のための従来の方法を用いる、先行技術の単一段
完全差動演算増幅器の概略図である。
相回路のための従来の方法を用いる、先行技術の単一段
完全差動演算増幅器の概略図である。
【図２】図１の先行技術の単一段増幅器のＤＣバイアス
およびカレントミラー回路の詳細な図である。
およびカレントミラー回路の詳細な図である。
【図３】独自のＤＣバイアスおよびカレントミラー機構
ならびに改良された同相再構築回路を有する、この発明
の低電圧完全差動演算増幅器回路の好ましい実施例の概
略図である。
ならびに改良された同相再構築回路を有する、この発明
の低電圧完全差動演算増幅器回路の好ましい実施例の概
略図である。
【図４】図３におけるこの発明の増幅器回路の好ましい
実施例のＤＣバイアスおよびカレントミラー回路の詳細
な図である。
実施例のＤＣバイアスおよびカレントミラー回路の詳細
な図である。
【図５】図３に示されるものと相補的な単一段増幅器を
示す概略図である。
示す概略図である。
【図６】この発明の改良された同相再構築回路ならびに
ＤＣバイアスおよびカレントミラー機構を組入れる、２
段Ａ級差動演算増幅器の概略図である。
ＤＣバイアスおよびカレントミラー機構を組入れる、２
段Ａ級差動演算増幅器の概略図である。
【図７】ポールゼロ補償を有する、この発明の改良され
た同相再構築回路ならびにＤＣバイアスおよびカレント
ミラー機構を組入れる、２段差動演算増幅器の概略図で
ある。
た同相再構築回路ならびにＤＣバイアスおよびカレント
ミラー機構を組入れる、２段差動演算増幅器の概略図で
ある。
４ 単一段完全差動増幅器 １１０ 非反転入力 １１２ 反転入力 １１４ 非反転出力 １１５ 反転出力
Claims (24)
- 【請求項１】 反転入力と、 非反転入力と、 第１の出力と、 第２の出力と、 基準電圧入力と、 前記反転入力および前記非反転入力に接続されて、前記
第１の出力および前記第２の出力を生成するための増幅
手段と、 同相再構築のための手段とを含み、前記手段は、前記基
準電圧入力ならびに前記第１の出力および前記第２の出
力を受取り、前記第１の出力および前記第２の出力の各
々を、前記出力の電圧が前記基準電圧入力の電圧に実質
的に近くなるようにプッシュまたはプルする、完全差動
演算増幅器。 - 【請求項２】 同相再構築のための前記手段が、 前記第１の出力および前記第２の出力に接続されて、前
記出力間の何らかの差を決定するための差決定手段と、 前記出力間の何らかの前記差に応答して、選択的に動作
可能である、前記出力をハイにプッシュするための手段
と、 前記出力間の何らかの前記差に応答して選択的に動作可
能な、前記出力をロウにプルするための手段とを含む、
請求項１に記載の完全差動演算増幅器。 - 【請求項３】 同相再構築のための前記手段が、同相回
路を含む、請求項１に記載の完全差動演算増幅器。 - 【請求項４】 プッシュするための前記手段に接続され
る少なくとも１つのカスコード手段と、 プルするための前記手段に接続される少なくとも１つの
カスコード手段とをさらに含む、請求項２に記載の完全
差動演算増幅器。 - 【請求項５】 同相再構築のための前記手段がＤＣバイ
アス回路を含む、請求項２に記載の完全差動演算増幅
器。 - 【請求項６】 同相再構築のための前記手段が、電源電
圧の範囲の約中間にある、外部から供給されたアナログ
接地基準電圧の入力と、前記第１の出力および前記第２
の出力の差として決定された差信号の入力とを含み、前
記入力の各々はｐチャネルトランジスタのゲートに送ら
れ、前記ｐチャネルトランジスタの各々は、直列接続さ
れるｎチャネルトランジスタに接続され、前記ｎチャネ
ルトランジスタの各々は共通のドレインを有し、直列接
続されるｐチャネルトランジスタが前記入力間を接続す
る、請求項２に記載の完全差動演算増幅器。 - 【請求項７】 プッシュするための前記手段が少なくと
も１つのソーストランジスタであり、プルするための前
記手段が少なくとも１つのシンクトランジスタである、
請求項２に記載の完全差動演算増幅器。 - 【請求項８】 前記ＤＣバイアス回路が、プルするため
の前記手段にバイアス電圧を確立し、それによって実質
的に出力の全範囲にわたって、プルするための前記手段
を飽和状態に維持する、請求項５に記載の完全差動演算
増幅器。 - 【請求項９】 前記増幅手段がＤＣバイアス回路を含
み、前記ＤＣバイアス回路は、４つの同一寸法のｎチャ
ネルトランジスタを含み、前記ｎチャネルトランジスタ
のうちの３つは第２のバイアス電流入力を受取り、前記
ｎチャネルトランジスタの１つは第１のバイアス電流入
力を受取り、さらに、前記ＤＣバイアス回路は、前記第
１のバイアス電流入力を受取る前記ｎチャネルトランジ
スタと前記第２のバイアス電流入力を受取る前記ｎチャ
ネルトランジスタのうちの２つとに接続される、３つの
同一寸法のｎチャネルシンクトランジスタを含み、前記
第２のバイアス電流入力を受取る前記ｎチャネルトラン
ジスタの前記残りは、前記少なくとも１つのソーストラ
ンジスタの各々の間で、および前記少なくとも１つのシ
ンクトランジスタの各々の間でカレントミラー動作を維
持するのに所望の特性を有する選択トランジスタに接続
され、それによって前記少なくとも１つのソーストラン
ジスタおよび前記少なくとも１つのシンクトランジスタ
は、前記出力のスイングの全範囲で飽和領域に維持され
る、請求項６に記載の完全差動演算増幅器。 - 【請求項１０】 前記ＤＣバイアス回路が、プルするた
めの前記手段にバイアス電圧を確立し、それによってプ
ルするための前記手段を前記出力の電圧の実質的に全範
囲にわたって飽和状態に維持する、請求項９に記載の完
全差動演算増幅器。 - 【請求項１１】 前記ｐチャネルトランジスタの各々
が、少なくとも１つの印加バイアス電圧によってバイア
スされ、前記直列接続されるｎチャネルトランジスタの
各々の少なくとも１つは、少なくとも１つの異なる印加
バイアス電圧によってバイアスされる、請求項６に記載
の完全差動演算増幅器。 - 【請求項１２】 前記ＤＣバイアス回路が、プルするた
めの前記手段に選択的にバイアス電圧を確立し、それに
よってプルするための前記手段を前記出力の電圧の実質
的に全範囲にわたって飽和状態に維持し、プッシュする
ための前記手段にも選択的にバイアス電圧を確立して、
それによって前記出力の電圧の実質的に全範囲にわたっ
てプッシュするための前記手段を飽和状態に維持する、
請求項１１に記載の完全差動演算増幅器。 - 【請求項１３】 プッシュするための前記手段に接続さ
れる少なくとも１つのカスコード手段と、プルするため
の前記手段に接続される少なくとも１つのカスコード手
段とをさらに含み、前記ＤＣバイアス回路は、プッシュ
するための前記手段に接続される前記少なくとも１つの
カスコード手段と、プルするための前記手段に接続され
る前記少なくとも１つのカスコード手段とにバイアス電
圧を確立する、請求項８に記載の完全差動演算増幅器。 - 【請求項１４】 前記直列接続されるｎチャネルトラン
ジスタの各々の前記少なくとも１つが、前記ＤＣバイア
ス回路によって確立された前記バイアス電圧によってバ
イアスされる、請求項６に記載の完全差動演算増幅器。 - 【請求項１５】 同相再構築のための前記手段が、その
電流が前記増幅手段の電流を実質的に反映する同相回路
を含む、請求項８に記載の完全差動演算増幅器。 - 【請求項１６】 前記第２のバイアス電流入力を受取る
前記ｎチャネルトランジスタの前記残りと、前記選択ト
ランジスタとが、前記直列接続されるｎチャネルトラン
ジスタの各々の前記少なくとも１つに接続されて、同相
再構築のための前記手段の前記直列接続されるｎチャネ
ルトランジスタ、および前記ＤＣバイアス回路の前記ｎ
チャネルトランジスタの各々の間でカレントミラー動作
を維持する、請求項９に記載の完全差動演算増幅器。 - 【請求項１７】 前記同相回路が、電源電圧の範囲の約
中間点の、外部から供給されたアナログ接地基準電圧の
入力と、前記増幅器からの同相出力電圧の入力とを含
み、前記入力の各々はｐチャネルトランジスタのゲート
に向けられ、前記ｐチャネルトランジスタの各々は、直
列接続されるｎチャネルトランジスタに接続され、前記
ｎチャネルトランジスタの各々は共通のドレインを有
し、直列接続されるｐチャネルトランジスタは前記入力
間を接続する、請求項１５に記載の完全差動演算増幅
器。 - 【請求項１８】 二重入力およびデュアルエンデッド出
力を有し、さらにｐチャネルソーストランジスタおよび
ｎチャネルシンクトランジスタを有する完全差動演算増
幅器のＤＣバイアス回路および同相回路において、前記
ＤＣバイアス回路が、前記二重入力間の電圧差が正であ
れば、前記出力の電圧レベルを電源電圧の値に近くもた
らすように、前記出力をハイにプッシュさせ、前記二重
入力間の電圧差が負であれば、前記出力の電圧レベルを
接地の値に近くもたらすように、ロウにプルし、前記同
相回路は、電源電圧の範囲の約中間点の、外部から供給
されたアナログ接地基準電圧の入力と、前記増幅器から
の前記出力間の差である入力とを受取り、前記同相回路
の電流を実質的に反映して、前記入力を介して前記増幅
器に入力される同相信号に起因し、および前記増幅器内
のそれに起因する電圧降下による、電圧誤差を考慮する
ように前記出力を再構築する、回路。 - 【請求項１９】 二重入力およびデュアルエンデッド出
力を有する差動演算増幅器における同相再構築の方法で
あって、前記増幅器は、シンクトランジスタとソースト
ランジスタと、対応するバイアストランジスタとを含
み、前記方法は、 前記増幅器のための電源電圧の範囲の約中間点の、外部
から供給されるアナログ接地基準電圧を、第１のｐチャ
ネルトランジスタのゲートに入力するステップと、 前記増幅器から第２のｐチャネルトランジスタのゲート
に、前記出力の比較に基づく差信号を入力するステップ
と、 前記第１のｐチャネルトランジスタおよび前記第２のｐ
チャネルトランジスタの各々を直列接続されるｐチャネ
ルトランジスタに接続するステップと、 前記第１のｐチャネルトランジスタを直接接続されるｎ
チャネルトランジスタに接続するステップとを含み、前
記ｎチャネルトランジスタの各々は共通のドレインを有
し、さらに前記第２のｐチャネルトランジスタを直列接
続されるｎチャネルトランジスタに接続するステップを
含み、前記ｎチャネルトランジスタの各々は共通のドレ
インを有し、さらに前記直列接続されるｎチャネルトラ
ンジスタの各々を共通の接地に接続するステップと、 前記増幅器を前記ｐチャネルトランジスタのドレインで
接続するステップとを含む、方法。 - 【請求項２０】 前記増幅器をＤＣバイアス回路と接続
するステップをさらに含む、請求項１９に記載の方法。 - 【請求項２１】 前記ＤＣバイアス回路が、前記バイア
ス回路のバイアストランジスタにかかる二重バイアス電
流間の電圧差を考慮し、前記シンクトランジスタのすべ
てに実質的に同一のバイアス電流を生成し、かつ前記増
幅器の前記シンクトランジスタのすべておよび前記ソー
ストランジスタのすべてに実質的に同一のバイアス電流
を生成する、請求項２０に記載の方法。 - 【請求項２２】 カスコードトランジスタを前記シンク
トランジスタおよび前記ソーストランジスタの各々に接
続するステップをさらに含む、請求項２１に記載の方
法。 - 【請求項２３】 電源電圧が、約０ボルトないし約２．
７ボルトの範囲である、請求項２２に記載の方法。 - 【請求項２４】 電源電圧が、約０ボルトないし約５ボ
ルトの範囲である、請求項２３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10932393A | 1993-08-19 | 1993-08-19 | |
| US109323 | 1993-08-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786850A true JPH0786850A (ja) | 1995-03-31 |
Family
ID=22327050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6194071A Withdrawn JPH0786850A (ja) | 1993-08-19 | 1994-08-18 | 完全差動演算増幅器、および差動演算増幅器における同相再構築の方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5844442A (ja) |
| EP (1) | EP0639889B1 (ja) |
| JP (1) | JPH0786850A (ja) |
| DE (1) | DE69420649T2 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |