JP2011250195A

JP2011250195A - フォールデッドカスコード型の差動アンプ及び半導体装置

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Publication number: JP2011250195A
Application number: JP2010122011A
Authority: JP
Inventors: Tetsushi Maruyama; 哲史丸山
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-05-27
Filing date: 2010-05-27
Publication date: 2011-12-08
Anticipated expiration: 2030-05-27
Also published as: JP5480017B2; US8405459B2; US20110291760A1

Abstract

【課題】回路を構成する素子数を削減すると共に、差動アンプのオフセットや抵抗の比精度による誤差を低減できるフォールデッドカスコード型の差動アンプ及び半導体装置を提供する。
【解決手段】フォールデッドカスコード型の差動アンプ１４の入力段３０をＨＶＭＯＳにより構成し、出力段３２をＬＶＭＯＳ２０により構成することにより、従来では、２つの差動アンプにより構成していた差動増幅アンプを１つの差動アンプ１４により構成することができる。
【選択図】図３

Description

本発明は、フォールデッドカスコード型の差動アンプ及び半導体装置、特に複数の電圧値の異なる電源を使用し、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタで構成された差動アンプ、及び当該差動アンプと当該差動アンプの電流源回路とを備えた半導体装置に関するものである。

一般に、複数の電源を使用し、入力された高電圧を低電圧に増幅して出力する差動アンプ（差動増幅アンプ）が知られている（例えば、特許文献１〜３参照）。

このような差動アンプの具体的一例として、２つの電源を使用して、入力電圧差の１／２の電圧を出力する差動アンプを図６に示す。図６に示した差動アンプ１１０は、抵抗Ｒ１〜Ｒ４と、８０Ｖの電源電圧により駆動される高耐圧ＭＯＳトランジスタ（以下、ＨＶＭＯＳという）により構成される差動アンプ１１４と、抵抗Ｒ５〜Ｒ８と、５Ｖの電源電圧により駆動される低耐圧ＭＯＳトランジスタ（以下、ＬＶＭＯＳという）により構成される差動アンプ１１５と、差動アンプ１１４、及び差動アンプ１１５で使用される電流を供給する電流源１１２と、を備えて構成されている。

このように、入力された高電圧を低電圧に増幅して出力する差動アンプの場合、高電圧が入力されるため、ＨＶＭＯＳにより構成されるが、ＨＶＭＯＳのみにより構成された差動アンプにより、所定の低電圧に増幅しようとすると、ＨＶＭＯＳのソース・ドレイン耐圧を大きくしたり、ゲート酸化膜耐圧を大きくしたり等する。これにより基準電圧のばらつきが大きくなったり、差動アンプのＡＣ特性が低下したりする等の問題が生じるが、図６に示すように、ＨＶＭＯＳにより構成される差動アンプ１１４とＬＶＭＯＳにより構成される差動アンプ１１５とを組み合わせるように、ＡＣ特性の改善が図れる。

差動アンプ１１０の入力条件を図７及び図８に示す。ＶＩＮＵ及びＶＩＮＤに入力された電位差（０Ｖ〜７Ｖ、なおＶｃｏｍ＝０Ｖ〜７３Ｖ）を差動アンプ１１４で１２／８（２／３）倍にした電圧をａｍｐ１＿ｏｕｔに出力し、ａｍｐ１＿ｏｕｔをさらに差動アンプ１１５で３／４倍にした電圧をＯＵＴに出力する。従って、ＶＩＮＵ及びＶＩＮＤの入力電位差の１／２（２／３×３／４）倍がＯＵＴに出力される。なお、差動アンプ１１４は、差動アンプであるため、ａｍｐ１＿ｏｕｔはＶｃｏｍの影響を受けない。

電流源１１２の概略構成の具体的一例の回路図を図９に、差動アンプ１１４の概略構成の具体的一例の回路図を図１０に、差動アンプ１１５の概略構成の具体的一例の回路図を図１１に示す。

電流源１１２は、定電流源１２３、ＨＶＭＯＳ領域１２０、及びＬＶＭＯＳ領域１２２により構成されている。ＨＶＭＯＳ領域１２０は、定電流源１１２が供給されるＨＶＭＯＳにより構成されたカレントミラー回路によって、差動アンプ１１４を構成する高耐圧のＰＭＯＳトランジスタ（以下、ＨＶＰＭＯＳという）のバイアス源となるバイアス電圧ＢＩＡＳ＿Ｈ１＿Ｐ、ＢＩＡＳ＿Ｈ２＿Ｐを出力する。また、差動アンプ１１４を構成する高耐圧のＮＭＯＳトランジスタ（以下、ＨＶＮＭＯＳという）のバイアス源となるバイアス電圧ＢＩＡＳ＿Ｈ１＿Ｎ、ＢＩＡＳ＿Ｈ２＿Ｎを出力する。

ＬＶＭＯＳ領域１２２は、定電流源１１２が供給されるＬＶＭＯＳにより構成されたカレントミラー回路によって、差動アンプ１１５を構成する低耐圧のＰＭＯＳトランジスタ（以下、ＬＶＰＭＯＳという）のバイアス源となるバイアス電圧ＢＩＡＳ＿Ｌ１＿Ｐ、ＢＩＡＳ＿Ｌ２＿Ｐを出力する。また、差動アンプ１１５を構成する低耐圧のＮＭＯＳトランジスタ（以下、ＬＶＮＭＯＳという）のバイアス源となるバイアス電圧ＢＩＡＳ＿Ｌ１＿Ｎ、ＢＩＡＳ＿Ｌ２＿Ｎを出力する。

差動アンプ１１４及び差動アンプ１１５は、図１０及び図１１に示すように、同様の構造を有するドールデッドカスコード（ＦｏｌｄｅｄＣａｓｃｏｄｅ）型の差動増幅アンプであり、構成されるＭＯＳトランジスタがＨＶＭＯＳか、ＬＶＭＯＳかである点が異なっている。差動アンプ１１４は全てのＭＯＳトランジスタがＨＶＭＯＳであり、バイアス電圧として、バイアス電圧ＢＩＡＳ＿Ｈ１＿Ｐ、ＢＩＡＳ＿Ｈ２＿Ｐ、ＢＩＡＳ＿Ｈ１＿Ｎ、ＢＩＡＳ＿Ｈ２＿Ｎを使用する。一方、差動アンプ１１５は全てのＭＯＳトランジスタがＬＶＭＯＳであり、バイアス電圧として、バイアス電圧ＢＩＡＳ＿Ｌ１＿Ｐ、ＢＩＡＳ＿Ｌ２＿Ｐ、ＢＩＡＳ＿Ｌ１＿Ｎ、ＢＩＡＳ＿Ｌ２＿Ｎを使用する。

特開２００５−０２５５９６号公報特開２００７−１４８４２８号公報特開２００９−０７０２１１号公報

しかしながら、図６に示した差動アンプ１１０では、上述のように、２個の差動増幅アンプ（差動アンプ１１４、１１５）を使用しているため、素子数（ＭＯＳトランジスタの数）が多く、回路規模が大きくなりすぎるという問題が生じる。また、２個の差動増幅アンプを使用しているため、差動アンプのオフセットや抵抗（抵抗Ｒ１〜Ｒ８）の比精度により誤差が大きくなるという問題が生じる。

本発明は、上述した問題を解決するために提案されたものであり、回路を構成する素子数を削減すると共に、差動アンプのオフセットや抵抗の比精度による誤差を低減できるフォールデッドカスコード型の差動アンプ及び半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載のフォールデッドカスコード型の差動アンプは、差動電圧が入力される差動対を含み、第１の電源により駆動されるＭＯＳトランジスタで構成された入力段と、前記差動対に接続されるカレントミラー回路と、前記カレントミラー回路からの出力を増幅する増幅段と、を含み、前記第１の電源よりも電圧値の低い第２の電源により駆動されるＭＯＳトランジスタで構成された出力段と、を備え、前記入力段を構成するＭＯＳトランジスタの耐圧を、前記出力段を構成するＭＯＳトランジスタの耐圧よりも高くした、フォールデッドカスコード型の差動アンプである。

請求項２に記載のフォールデッドカスコード型の差動アンプは、請求項１に記載のフォールデッドカスコード型の差動アンプにおいて、前記入力段の差動対と前記第１の電源との間にカスコード接続された前記入力段を構成するＭＯＳトランジスタよりも耐圧が低いＭＯＳトランジスタを備えた。

請求項３に記載のフォールデッドカスコード型の差動アンプは、請求項２に記載のフォールデッドカスコード型の差動アンプにおいて、前記入力段の差動対と前記第１の電源との間にカスコード接続されたＭＯＳトランジスタの耐圧と、前記出力段のＭＯＳトランジスタの耐圧とが、同一である。

請求項４に記載の半導体装置は、定電流源と、前記定電流源により出力される定電流により生成した第１のバイアス電圧を出力するＭＯＳトランジスタで構成された第１のカレントミラー回路と、前記定電流源により出力される定電流により生成した第２のバイアス電圧を出力するＭＯＳトランジスタで構成された第２のカレントミラー回路と、を備え、前記第１のカレントミラー回路を構成するＭＯＳトランジスタの耐圧を、前記第２のカレントミラー回路を構成するＭＯＳトランジスタの耐圧よりも高くした電流源回路と、差動電圧が入力される差動対を含み、第１の電源及び前記電流源回路により出力された第１のバイアス電圧により駆動されるＭＯＳトランジスタで構成された入力段と、前記差動対に接続される第３のカレントミラー回路と、前記第３のカレントミラー回路からの出力を増幅する増幅段と、を含み、前記第１の電源よりも電圧値の低い第２の電源及び前記電流源回路により出力された第２のバイアス電圧により駆動されるＭＯＳトランジスタで構成された出力段と、を備え、前記入力段を構成するＭＯＳトランジスタの耐圧を、前記出力段を構成するＭＯＳトランジスタの耐圧よりも高くした、フォールデッドカスコード型の差動アンプと、を備える。

請求項５に記載の半導体装置は、請求項４に記載の半導体装置において、前記フォールデッドカスコード型の差動アンプは、前記入力段の差動対と前記第１の電源との間にカスコード接続された前記入力段を構成するＭＯＳトランジスタよりも耐圧が低いＭＯＳトランジスタを備え、前記電流源回路は、当該ＭＯＳトランジスタのゲートに供給するバイアス電圧を生成するＭＯＳトランジスタと、前記第１のカレントミラー回路とグランドとの間にカスコード接続されたＭＯＳトランジスタで構成された第４のカレントミラー回路と、を備え、前記バイアス電圧を生成するＭＯＳトランジスタ及び前記第４のカレントミラー回路を構成するＭＯＳトランジスタの耐圧を前記第１のカレントミラー回路を構成するＭＯＳトランジスタの耐圧よりも低くした。

本発明によれば、回路を構成する素子数を削減すると共に、差動アンプのオフセットや抵抗の比精度による誤差を低減できる、という効果を奏する。

第１の実施の形態に係る、差動アンプ及び半導体装置の概略構成の一例を示す概略構成図である。第１の実施の形態に係る、電流源の概略構成の具体的一例を示す回路図である。第１の実施の形態に係る、差動アンプの概略構成の具体的一例を示す回路図である。第２の実施の形態に係る、電流源の概略構成の具体的一例を示す回路図である。第２の実施の形態に係る、差動アンプの概略構成の具体的一例を示す回路図である。従来の、差動アンプの概略構成の具体的一例を示す概略構成図である。従来の、差動アンプの入力条件を説明するための回路図である。従来の、差動アンプの入力条件を説明するための説明図である。従来の、電流源の概略構成の具体的一例を示す回路図である。従来の、高耐圧ＭＯＳトランジスタにより構成される差動アンプの概略構成の具体的一例を示す回路図である。従来の、低耐圧ＭＯＳトランジスタにより構成される差動アンプの概略構成の具体的一例を示す回路図である。

［第１の実施の形態］

以下、図面を参照して本実施の形態の差動アンプ及び半導体装置について詳細に説明する。

図１に、本実施の形態に係る、差動アンプ及び半導体装置の概略構成の一例の概略構成図を示す。本実施の形態の半導体装置１０は、抵抗Ｒ１１〜Ｒ１４、電流源１２、及び差動アンプ１４により構成されている。なお具体的一例として、抵抗Ｒ１１、Ｒ１３の抵抗値は１２ＭΩであり、抵抗Ｒ１２、Ｒ１４の抵抗値は６ＭΩである。

差動アンプ１４は、非反転端子に入力された電圧ＶＩＮＵ１と、反転端子に入力された電圧ＶＩＮＤ１と、の電位差を１／２（６／１２）倍にして、ＯＵＴ１に出力する機能を有する差動増幅アンプである。例えば、電圧ＶＩＮＵ１と、電圧ＶＩＮＤ１と、の電位差が６Ｖである場合、６Ｖ×１／２＝３ＶをＯＵＴ１に出力する。

電流源１２の概略構成の具体的一例の回路図を図２に、差動アンプ１４の概略構成の具体的一例の回路図を図３に示す。

電流源１２は、定電流源２３、ＨＶＭＯＳ領域２０、及びＬＶＭＯＳ領域２２により構成されている。ＨＶＭＯＳ領域２０は、定電流源２３により定電流（本実施の形態では、具体的一例として１００ｎＡ）が供給されるＨＶＭＯＳにより構成されたカレントミラー回路によって、差動アンプ１４を構成するＨＶＰＭＯＳのバイアス源となるバイアス電圧ＢＩＡＳ＿Ｈ１＿Ｐ１、ＢＩＡＳ＿Ｈ２＿Ｐ１を出力する。

具体的に本実施の形態では、ＨＶＭＯＳ領域２０は、ＨＶＮＭＯＳであるＨＮ１、ＨＮ２、ＨＮ３、ＨＮ４、及びＨＶＰＭＯＳであるＨＰ１、ＨＰ２を含んで構成されている。ＨＮ１のドレインは、定電流源２３に接続されている。ＨＮ１、ＨＮ２、ＨＮ３、ＨＮ４のソースは、グランドに接続されており、全てのゲートは、ＨＮ１のドレインに接続されている。ＨＮ２のドレインは、ＨＰ１のドレインに接続されており、ＨＮ３のドレインは、ＨＰ２のドレインに接続されており、ＨＮ４のドレインは、ＬＶＭＯＳ領域２２のＬＰ１のドレインに接続されている。

ＨＰ１及びＨＰ２のソースは、８０Ｖ電源に接続されており、ＨＰ１のゲートは、ＨＰ１のドレインに接続されている。また、ＨＰ２のゲートは、ＨＰ２のドレインに接続されている。

ＬＶＭＯＳ領域２２は、ＬＶＭＯＳにより構成されたカレントミラー回路によって、差動アンプ１４を構成するＬＶＰＭＯＳのバイアス源となるバイアス電圧ＢＩＡＳ＿Ｌ２＿Ｐ１を出力する。また、差動アンプ１４を構成するＬＶＮＭＯＳのバイアス源となるバイアス電圧ＢＩＡＳ＿Ｌ１＿Ｎ１、ＢＩＡＳ＿Ｌ２＿Ｎ１を出力する。

具体的に本実施の形態では、ＬＶＭＯＳ領域２２は、ＬＶＮＭＯＳであるＬＮ１、ＬＮ２、及びＬＶＰＭＯＳであるＬＰ１、ＬＰ２、ＬＰ３を含んで構成されている。ＬＮ１及びＬＮ２のソースは、グランドに接続されており、ＬＮ１のゲートは、ＬＮ１のドレインに接続されており、ＬＮ２のゲートは、ＬＮ２のドレインに接続されている。また、ＬＮ１のドレインは、ＬＰ２のドレインに接続されており、ＬＮ２のドレインは、ＬＰ３のドレインに接続されている。

ＬＰ１、ＬＰ２、及びＬＰ３のソースは、５Ｖ電源に接続されており、ＬＰ１、ＬＰ２、及びＬＰ３のゲートは、ＬＰ１のドレインに接続されている。

また、差動アンプ１４は、図３に示すように、フォールデッドカスコード型構造を有している。差動アンプ１４は、ＨＶＭＯＳにより構成された入力段３０と、ＬＶＭＯＳにより構成された出力段３２と、を備えて構成されている。

入力段３０は、入力された電圧ＩＮＮ＿Ｈ１と、電圧ＩＮＰ＿Ｈ１との電位差を検知する機能を有する差動対３４を含んで構成されており、出力段３２は、電流ミラー対３５と、一定の電流を流し続ける機能を有する定電流源３６と、増幅段３８とを含んで構成されている。

具体的に本実施の形態の入力段３０は、ＨＶＰＭＯＳであるＨＰ３、ＨＰ４、ＨＰ５、及びＨＰ６を含んで構成されている。ＨＰ３とＨＰ４とはカスコード接続されており、ＨＰ３のソースは、８０Ｖ電源に接続されている。また、ＨＰ３のゲートには、バイアス電圧ＢＩＡＳ＿Ｈ１＿Ｐ１が印加される。一方、ＨＰ４のゲートには、バイアス電圧ＢＩＡＳ＿Ｈ２＿Ｐ１が印加される。

差動対３４を構成するＨＰ５及びＨＰ６のソースは、ＨＰ４のドレインに接続されており、ＨＰ５のゲートには、電圧ＩＮＮ＿Ｈ１が入力され、ＨＰ６のゲートには、電圧ＩＮＰ＿Ｈ１が入力される。

差動アンプ１４は、フォールデッドカスコード型であるため、ＨＰ５のドレイン（ｎｏｄｅ＿Ａ）及びＨＰ６のドレイン（ｎｏｄｅ＿Ｂ）は、出力段３２の定電流源３６のカレントミラー回路に接続されている。

また、具体的に本実施の形態の出力段３２は、ＬＶＮＭＯＳであるＬＮ３、ＬＮ４、ＬＮ５、ＬＮ６、及びＬＶＰＭＯＳであるＬＰ４、ＬＰ５、ＬＰ６、ＬＰ７、ＬＰ８を含んで構成されている。ＬＰ４、ＬＰ５、ＬＰ６、ＬＰ７は、電流ミラー対３５を構成するカレントミラー回路である。ＬＰ４及びＬＰ５のソースは５Ｖ電源に接続されており、ＬＰ４とＬＰ６とはカスコード接続されており、ＬＰ５とＬＰ７とはカスコード接続されている。ＬＰ４及びＬＰ５のゲートはＬＰ６のドレインに接続されており、ＬＰ６及びＬＰ７のゲートには、バイアス電圧ＢＩＡＳ＿Ｌ２＿Ｐ１が印加される。また、ＬＰ６のドレインは、ＬＮ３のドレインに接続されており、ＬＰ７のドレインはＬＮ４のドレインに接続されている。

増幅段３８を構成するＬＰ８は、ソースが５Ｖ電源に接続されており、ゲートがＬＰ７のドレインに接続されており、ドレインがＯＵＴ１に接続されている。

ＬＮ３、ＬＮ４、ＬＮ５、ＬＮ６、ＬＮ７は、定電流源３６を構成するカレントミラー回路である。ＬＮ５、ＬＮ６、及びＬＮ７のソースはグランドに接続されており、ＬＮ３とＬＮ５とはカスコード接続されており、ＬＮ４とＬＮ６とはカスコード接続されている。ＬＮ３及びＬＮ４のゲートにはバイアス電圧ＢＩＡＳ＿Ｌ２＿Ｎ１が印加される。また、ＬＮ５、ＬＮ６及びＺＬＮ７のゲートには、バイアス電圧ＢＩＡＳ＿Ｌ１＿Ｎ１が印加される。また、ＬＮ７のドレインはＯＵＴ１に接続されている。

なお、本実施の形態では、差動アンプ１４の入力段３０と出力段３２とを接続するｎｏｄｅ＿Ａ及びｎｏｄｅ＿Ｂは、図３に示すように、カスコード接続の中間ノードに当たるため、電圧値が低くなる。例えば、上述の具体的一例として挙げた電位差６Ｖが入力される場合では、約０．３Ｖ未満になるため、出力段３２を構成するＬＶＭＯＳの耐圧上の問題は発生しない。

以上説明したように本実施の形態では、フォールデッドカスコード型の差動アンプ１４の入力段３０をＨＶＭＯＳにより構成し、出力段３２をＬＶＭＯＳ２０により構成することにより、従来では、２つの差動アンプにより構成していた差動増幅アンプを１つの差動アンプ１４により構成することができる。従って、回路を構成する素子数を削減することができ、レイアウト面積を大幅に削減できる。また、差動アンプ１４のオフセットや抵抗の比精度による誤差を低減できる。

またさらに本実施の形態の電流源１２では、差動アンプ１４を上述のように構成したことにより、従来の電流源１１２に備えられていた、バイアス電圧ＢＩＡＳ＿Ｈ１＿Ｎ、ＢＩＡＳ＿Ｈ２＿Ｎ、ＢＩＡＳ＿Ｌ１＿Ｐを生成するための構成が削減されたため、電流源１２の素子数も従来に比べて削減することができる。

なお、ＬＶＭＯＳの耐圧は、ＨＶＭＯＳの耐圧よりも低く、ＨＶＭＯＳは一般的に高耐圧ＭＯＳトランジスタと呼ばれるＭＯＳトランジスタであり、ＬＶＭＯＳは一般的に低耐圧ＭＯＳトランジスタと呼ばれるＭＯＳトランジスタである。

［第２の実施の形態］

以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態と第１の実施の形態とでは、差動アンプ及び電流源の構成が異なるため、ここでは、本実施の形態の差動アンプ及び電流源について説明する。また、第１の実施と略同様である部分には同一符号を付し、詳細な説明を省略する。

本実施の形態の電流源４２の概略構成の具体的一例の回路図を図４に、差動アンプ４４の概略構成の具体的一例の回路図を図５に示す。

本実施の形態の電流源４２は、ＨＶＭＯＳ領域５０のカレントミラー回路をカスコード構造にしている点が、第１の実施の形態の電流源１２と異なっている。そのため、２つの定電流源２３Ａ、２３Ｂ、ＬＶＮＭＯＳにより構成されるＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、及びＬＶＰＭＯＳにより構成されるＭＰ１を備えて構成されている。

本実施の形態では、ＨＰ２のゲートは、ＨＰ１のドレインに接続されており、ＭＰ１のゲートは、ＨＰ２のドレインに接続されている。

また、本実施の形態の差動アンプ４４は、第１の実施の形態の入力段３０が備えていたＨＰ３の替わりに、ＬＶＰＭＯＳであるＭＰ２を備えている。

このように、本実施の形態の差動アンプ４４は第１の実施の形態の差動アンプ１４と略同様の構成であるため、略同様に動作する。なお、ＭＰ２には、ほぼＭＰ２の閾値電圧Ｖｔ以上の電位差は印加されないため、耐圧的な問題は生じない。

以上説明したように、本実施の形態にでは、差動アンプ４４においてカレントミラー回路の精度向上をカスコード接続されるＬＶＰＭＯＳであるＭＰ２により達成することができるため、ＨＶＰＭＯＳを使用する場合に比べて、少ないレイアウト面積で実現でき、差動アンプのオフセットを向上させることができる。

また本実施の形態の電流源４２では、カスコード接続されるＬＶＭＯＳを備えることにより、ＨＶＭＯＳを使用する場合に比べて、少ないレイアウト面積で、カレントミラー回路の精度向上を達成することができる。

なお、ＭＰ２の耐圧と、出力段３２を構成するＬＶＭＯＳの耐圧とは異なるものでもよいが、同じとすることが好ましい。また、ＭＰ１、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の耐圧は、ＬＶＭＯＳ領域２２を構成するＬＶＭＯＳの耐圧とは異なるものでもよいが、同じとすることが好ましい。

１０半導体装置
１２、４２電流源
１４、４４差動アンプ
２３、２３Ａ、２３Ｂ定電流源
３０、６０入力段
３２出力段
３４差動対
３５電流ミラー対
３６定電流源
３８増幅段

Claims

差動電圧が入力される差動対を含み、第１の電源により駆動されるＭＯＳトランジスタで構成された入力段と、
前記差動対に接続されるカレントミラー回路と、前記カレントミラー回路からの出力を増幅する増幅段と、を含み、前記第１の電源よりも電圧値の低い第２の電源により駆動されるＭＯＳトランジスタで構成された出力段と、
を備え、前記入力段を構成するＭＯＳトランジスタの耐圧を、前記出力段を構成するＭＯＳトランジスタの耐圧よりも高くした、フォールデッドカスコード型の差動アンプ。
前記入力段の差動対と前記第１の電源との間にカスコード接続された前記入力段を構成するＭＯＳトランジスタよりも耐圧が低いＭＯＳトランジスタを備えた、請求項１に記載のフォールデッドカスコード型の差動アンプ。
前記入力段の差動対と前記第１の電源との間にカスコード接続されたＭＯＳトランジスタの耐圧と、前記出力段のＭＯＳトランジスタの耐圧とが、同一である請求項２に記載のフォールデッドカスコード型の差動アンプ。
定電流源と、前記定電流源により出力される定電流により生成した第１のバイアス電圧を出力するＭＯＳトランジスタで構成された第１のカレントミラー回路と、前記定電流源により出力される定電流により生成した第２のバイアス電圧を出力するＭＯＳトランジスタで構成された第２のカレントミラー回路と、を備え、前記第１のカレントミラー回路を構成するＭＯＳトランジスタの耐圧を、前記第２のカレントミラー回路を構成するＭＯＳトランジスタの耐圧よりも高くした電流源回路と、
差動電圧が入力される差動対を含み、第１の電源及び前記電流源回路により出力された第１のバイアス電圧により駆動されるＭＯＳトランジスタで構成された入力段と、前記差動対に接続される第３のカレントミラー回路と、前記第３のカレントミラー回路からの出力を増幅する増幅段と、を含み、前記第１の電源よりも電圧値の低い第２の電源及び前記電流源回路により出力された第２のバイアス電圧により駆動されるＭＯＳトランジスタで構成された出力段と、を備え、前記入力段を構成するＭＯＳトランジスタの耐圧を、前記出力段を構成するＭＯＳトランジスタの耐圧よりも高くした、フォールデッドカスコード型の差動アンプと、
を備えた半導体装置。
前記フォールデッドカスコード型の差動アンプは、前記入力段の差動対と前記第１の電源との間にカスコード接続された前記入力段を構成するＭＯＳトランジスタよりも耐圧が低いＭＯＳトランジスタを備え、前記電流源回路は、当該ＭＯＳトランジスタのゲートに供給するバイアス電圧を生成するＭＯＳトランジスタと、前記第１のカレントミラー回路とグランドとの間にカスコード接続されたＭＯＳトランジスタで構成された第４のカレントミラー回路と、を備え、前記バイアス電圧を生成するＭＯＳトランジスタ及び前記第４のカレントミラー回路を構成するＭＯＳトランジスタの耐圧を前記第１のカレントミラー回路を構成するＭＯＳトランジスタの耐圧よりも低くした、請求項４に記載の半導体装置。