JP2004112424A - レシーバ回路 - Google Patents
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Abstract
【課題】レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができるレシーバ回路を得る。
【解決手段】第３のカレントミラー回路３５及び出力回路３６に内部回路２２と同じ第２の電源電圧ＶＤＤ２を電源にして作動させるようにした。また、第３のカレントミラー回路３５及び出力回路３６を構成する各ＭＯＳトランジスタに第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用し、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが第２の電源電圧ＶＤＤ２以下である場合、第１のカレントミラー回路３３及び第２のカレントミラー回路３４の各ＭＯＳトランジスタに対しても第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用するようにした。
【選択図】 図３
【解決手段】第３のカレントミラー回路３５及び出力回路３６に内部回路２２と同じ第２の電源電圧ＶＤＤ２を電源にして作動させるようにした。また、第３のカレントミラー回路３５及び出力回路３６を構成する各ＭＯＳトランジスタに第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用し、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが第２の電源電圧ＶＤＤ２以下である場合、第１のカレントミラー回路３３及び第２のカレントミラー回路３４の各ＭＯＳトランジスタに対しても第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用するようにした。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、ＵＳＢ等のシリアルインタフェースに使用するデータ受信用のレシーバ回路に関し、特に、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）規格に準拠したレシーバ回路に関する。
【０００２】
【従来の技術】
従来、高速のデータ転送を実現するために小振幅差動伝送のＬＶＤＳ規格に準拠したインタフェースが注目されていた。また、近年、プロセスの微細化技術の進歩に伴って電源電圧の低下が進み、外部回路とのインタフェース電圧の整合をとるためにＩＯセルは高電圧系で作動させ、内部主要回路は低電圧系で作動させるのが一般的になっている。
【０００３】
図５は、ＬＶＤＣ規格に準拠したレシーバ回路の従来例を示した回路図である。
図５において、レシーバ回路１００は、一対のＰＭＯＳトランジスタ１０１，１０２で形成された第１の差動対１０３、及び一対のＮＭＯＳトランジスタ１０４，１０５で形成された第２の差動対１０６を備えている。ＰＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０４の各ゲートには、入力信号Ｓ＋がそれぞれ入力され、ＰＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ１０５の各ゲートには、入力信号Ｓ−がそれぞれ入力されている。入力信号Ｓ＋及びＳ−は、相対する信号レベルを有する一対の信号である。
【０００４】
更に、ＰＭＯＳトランジスタ１０２に流れる電流に応じた電流がＰＭＯＳトランジスタ１０７から出力されると共に、ＮＭＯＳトランジスタ１０５から出力される電流に応じた電流がＮＭＯＳトランジスタ１０８から出力される。ＰＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８は増幅回路部をなし、該増幅回路部の出力信号はプッシュプル回路をなすＰＭＯＳトランジスタ１０９及びＮＭＯＳトランジスタ１１０からなる出力回路部を介して出力信号Ｓｏとして出力される。
【０００５】
【発明が解決しようとする課題】
一方、出力信号Ｓｏが入力される内部回路（図示せず）は、レシーバ回路１００の電源電圧ＶＤＤ１よりも小さい場合があった。しかし、レシーバ回路１００ではすべての回路の電源電圧がＶＤＤ１で同一であるため、レシーバ回路１００の出力信号Ｓｏを一旦レベルシフト回路（図示せず）でレベルシフトさせてから前記内部回路の電源電圧範囲にレベルシフトさせる必要があった。また、レベルシフト回路を別に設けることにより、レシーバ回路１００に入力された信号に対する前記内部回路に入力される信号のタイミング誤差等が発生し、ＬＶＤＳ規格に準拠したインタフェース回路の特性を劣化させる原因になっていた。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができるＬＶＤＳ規格に準拠したレシーバ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るレシーバ回路は、非反転入力端及び反転入力端に入力される各入力信号に対して差動増幅を行って出力端から出力するシングルエンド型の差動増幅回路部と、該差動増幅回路部の出力端から出力される信号に応じた電圧の信号を出力する出力回路部とを備えたレシーバ回路において、前記差動増幅回路部は、前記各入力信号が制御信号入力端に対応して入力される１対のトランジスタからなる差動対と、該差動対に定電流を供給する定電流回路部と、前記差動対を構成する第１のトランジスタから出力される電流に応じた電流を出力する第１のカレントミラー回路部と、前記差動対を構成する第２のトランジスタから出力される電流に応じた電流を前記出力端に出力する第２のカレントミラー回路部と、前記第１のカレントミラー回路部から出力された電流に応じた電流を前記出力端に出力する第３のカレントミラー回路部とを備え、前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部が所定の第１の電源電圧でそれぞれ作動し、前記第３のカレントミラー回路部及び前記出力回路部は該第１の電源電圧と異なる所定の第２の電源電圧でそれぞれ作動するものである。
【０００８】
前記差動増幅回路部及び出力回路部を構成する各トランジスタは、第１又は第２の電源電圧のいずれか大きい方の電圧に対応した耐圧をそれぞれ有するようにした。
【０００９】
一方、前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第３のカレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにしてもよい。
【００１０】
また、前記差動対及び定電流回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第１から第３の各カレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにしてもよい。
【００１１】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレシーバ回路を使用する、ＬＶＤＳ規格に準拠した送受信システムの例を示したブロック図である。なお、図１では、データ送信側機器とデータ受信側機器がＵＳＢで接続されている場合を例にして示している。
【００１２】
図１の送受信システム１において、データ送信側機器２とデータ受信側機器３はＵＳＢ４で接続されている。データ送信側機器２において、所定の機能を有する内部回路１１から出力されたデータ信号は、インバータ１２で信号レベルが反転されて信号Ｓ−としてデータ信号線Ｌ−に出力され、バッファ１３で信号Ｓ＋としてデータ信号線Ｌ＋に出力される。データ信号線Ｌ＋及びＬ−はＵＳＢ４における一対のデータ線をなしており、信号Ｓ＋がデータ受信側機器３のレシーバ２１の非反転入力端に入力され、信号Ｓ−がデータ受信側機器３のレシーバ２１の反転入力端に入力されている。
【００１３】
レシーバ２１は、入力された一対の信号Ｓ＋，Ｓ−の差動増幅を行って、信号Ｓｏとしてデータ受信側機器３の所定の機能を有する内部回路２２に出力する。また、データ送信側機器２において、通常、インバータ１２及びバッファ１３の各第１の電源電圧ＶＤＤ１は内部回路１１の第２の電源電圧ＶＤＤ２よりも大きい。一方、データ受信側機器３において、レシーバ２１は第１の電源電圧ＶＤＤ１及び第２の電源電圧ＶＤＤ２を電源として作動し、内部回路２２は第２の電源電圧ＶＤＤ２を電源として作動する。信号Ｓ＋，Ｓ−は、図２で示すように相反する信号レベルをなす一対の信号をなし、これらの信号の電圧振幅は規格によって異なり、該振幅が４００ｍＶ程度の小振幅信号もあるが、電源電圧と同等になっている。図２では、第１の電源電圧ＶＤＤ１が３．３Ｖである場合を例にして示している。
【００１４】
図３は、本発明の第１の実施の形態におけるレシーバ回路の例を示した回路図であり、図１のレシーバ２１の回路例を示している。
図３において、レシーバ回路２１は、シングルエンド型の差動増幅器をなしており、一対の信号Ｓ＋，Ｓ−が入力される差動対３１と、該差動対３１へ所定の定電流を供給する定電流源３２と、第１のカレントミラー回路３３と、第２のカレントミラー回路３４と、第３のカレントミラー回路３５と、プッシュプル回路を形成する出力回路３６とで構成されている。
【００１５】
差動対３１は、一対のＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２で形成されており、ＰＭＯＳトランジスタＱＰ１のゲートに信号Ｓ＋が入力され、ＰＭＯＳトランジスタＱＰ２のゲートに信号Ｓ−が入力されている。また、定電流源３２は、ＰＭＯＳトランジスタＱＰ３で形成されており、ＰＭＯＳトランジスタＱＰ３は、第１の電源電圧ＶＤＤ１と、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の各ソースの接続部との間に接続され、ＰＭＯＳトランジスタＱＰ３のゲートには、所定の定電圧であるバイアス電圧Ｖｂｉａｓが入力されている。
【００１６】
また、第１のカレントミラー回路３３は、Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１及びＱＮ２で形成されており、ＮＭＯＳトランジスタＱＮ１は、ＰＭＯＳトランジスタＱＰ１と接地電圧との間に接続されている。また、ＮＭＯＳトランジスタＱＮ１及びＱＮ２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＮＭＯＳトランジスタＱＮ２のソースは接地電圧に接続されている。第１のカレントミラー回路３３において、ＮＭＯＳトランジスタＱＮ１は入力側のトランジスタをなし、ＮＭＯＳトランジスタＱＮ２は出力側のトランジスタをなしている。
【００１７】
第２のカレントミラー回路３４は、ＮＭＯＳトランジスタＱＮ３及びＱＮ４で形成されており、ＮＭＯＳトランジスタＱＮ３は、ＰＭＯＳトランジスタＱＰ２と接地電圧との間に接続されている。また、ＮＭＯＳトランジスタＱＮ３及びＱＮ４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＱＮ３のドレインに接続され、ＮＭＯＳトランジスタＱＮ４のソースは接地電圧に接続されている。第２のカレントミラー回路３４において、ＮＭＯＳトランジスタＱＮ３は入力側のトランジスタをなし、ＮＭＯＳトランジスタＱＮ４は出力側のトランジスタをなしている。
【００１８】
次に、第３のカレントミラー回路３５は、ＰＭＯＳトランジスタＱＰ４及びＱＰ５で形成されており、ＰＭＯＳトランジスタＱＰ４は、第２の電源電圧ＶＤＤ２とＮＭＯＳトランジスタＱＮ２との間に接続されている。また、ＰＭＯＳトランジスタＱＰ４及びＱＰ５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＱＰ４のドレインに接続され、ＰＭＯＳトランジスタＱＰ５のソースは第２の電源電圧ＶＤＤ２に接続されている。第３のカレントミラー回路３５において、ＰＭＯＳトランジスタＱＰ４は入力側のトランジスタをなし、ＰＭＯＳトランジスタＱＰ５は出力側のトランジスタをなしている。
【００１９】
第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ４と接地電圧との間には第１のカレントミラー回路３３のＮＭＯＳトランジスタＱＮ２が接続され、第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ５と接地電圧との間には第２のカレントミラー回路３４のＮＭＯＳトランジスタＱＮ４が接続されている。なお、差動対３１、定電流源３２及び第１から第３の各カレントミラー回路３３〜３５が差動増幅回路部をなし、ＰＭＯＳトランジスタＱＰ５とＮＭＯＳトランジスタＱＮ４の接続部が該差動増幅回路部の出力端をなす。
【００２０】
一方、出力回路３６は、ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５からなり、第２の電源電圧ＶＤＤ２と接地電圧との間に、ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５の直列回路が接続されている。ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５の各ゲートは接続され、該接続部は、ＰＭＯＳトランジスタＱＰ５とＮＭＯＳトランジスタＱＮ４との接続部に接続されている。ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５との接続部からレシーバ回路２１の出力信号Ｓｏが出力される。
【００２１】
このような構成において、ＰＭＯＳトランジスタＱＰ１〜ＱＰ６及びＮＭＯＳトランジスタＱＮ１〜ＱＮ５は、第１の電源電圧ＶＤＤ１に対応した耐圧を有する高電圧系のＭＯＳトランジスタを使用する。ＰＭＯＳトランジスタＱＰ１から出力される電流をｉ１とし、ＰＭＯＳトランジスタＱＰ２から出力される電流をｉ２とする。第１のカレントミラー回路３３は、ＮＭＯＳトランジスタＱＮ１に入力された電流ｉ１をＮＭＯＳトランジスタＱＮ２から出力して、第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ４から電流ｉ１が出力されるようにし、ＰＭＯＳトランジスタＱＰ５から電流ｉ１が出力される。
【００２２】
一方、第２のカレントミラー回路３４は、ＮＭＯＳトランジスタＱＮ３に入力された電流ｉ２をＮＭＯＳトランジスタＱＮ４から出力する。これらのことから、出力回路３６のＰＭＯＳトランジスタＱＰ６及びＮＭＯＳトランジスタＱＮ５の各ゲートには、電流ｉ１と電流ｉ２の電流比に応じた電圧が発生する。出力回路３６は、ＰＭＯＳトランジスタＱＰ６及びＮＭＯＳトランジスタＱＮ５の各ゲートに入力された電圧に応じた出力信号Ｓｏを出力する。
【００２３】
ここで、前記説明では、レシーバ回路２１のすべてのＭＯＳトランジスタに第１の電源電圧ＶＤＤ１に対応した耐圧を有する高電圧系のＭＯＳトランジスタを使用した場合を例にして説明したが、図４で示すように、点線で囲んだ各ＭＯＳトランジスタに第１の電源電圧ＶＤＤ１に対応した高電圧系のＭＯＳトランジスタを使用し、他のＭＯＳトランジスタは、第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用するようにしてもよい。具体的には、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＮＭＯＳトランジスタＱＮ１〜ＱＮ４に前記高電圧系のＭＯＳトランジスタを使用し、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ５に前記低電圧系のＭＯＳトランジスタを使用する。
【００２４】
通常、前記低電圧系のＭＯＳトランジスタは、前記高電圧系のＭＯＳトランジスタよりも動作が高速である。このことから、図４で示したように、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ５に前記低電圧系のＭＯＳトランジスタを使用することにより、レシーバ回路２１の動作の高速化を図ることができる。また、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが、耐圧以下、例えば第２の電源電圧ＶＤＤ２以下である場合は、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３に前記高電圧系のＭＯＳトランジスタを使用し、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ１〜ＱＮ５に前記低電圧系のＭＯＳトランジスタを使用するようにしてもよい。このようにすることにより、レシーバ回路２１の動作を更に高速化することができる。
【００２５】
このように、本第１の実施の形態におけるレシーバ回路は、第３のカレントミラー回路３５及び出力回路３６に内部回路２２と同じ第２の電源電圧ＶＤＤ２を電源にして作動させるようにした。このことから、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができる。また、第３のカレントミラー回路３５及び出力回路３６を構成する各ＭＯＳトランジスタに第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用することにより、レシーバ回路の動作の高速化を図ることができる。
【００２６】
更に、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが第２の電源電圧ＶＤＤ２以下である場合、第１のカレントミラー回路３３及び第２のカレントミラー回路３４の各ＭＯＳトランジスタに対しても第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用することができ、レシーバ回路の動作を更に高速化することができる。
【００２７】
【発明の効果】
上記の説明から明らかなように、本発明のレシーバ回路によれば、差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部が所定の第１の電源電圧でそれぞれ作動し、第３のカレントミラー回路部及び出力回路部は該第１の電源電圧と異なる所定の第２の電源電圧でそれぞれ作動するようにした。このことから、差動増幅回路部に信号を入力する外部回路と、レシーバ回路の出力信号が入力される内部回路との電源電圧が異なっている場合でも、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができ、レベルシフト回路を別に設けることにより、外部回路から入力された信号に対して内部回路に入力される信号のタイミング誤差等の発生を防止することができる。
【００２８】
差動増幅回路部及び出力回路部を構成する各トランジスタは、第１又は第２の電源電圧のいずれか大きい方の電圧に対応した耐圧をそれぞれ有するようにした。このことから、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができる。
【００２９】
一方、差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、第３のカレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにした。このことから、電圧の小さい方の電源電圧で作動する回路のトランジスタに、高速動作が可能なトランジスタを使用することができ、動作の高速化を図ることができる。
【００３０】
また、差動対及び定電流回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、第１から第３の各カレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにした。このことから、第２の電源電圧が第１の電源電圧よりも小さい場合、第２の電源電圧で作動する回路のトランジスタの数が増加し、すなわち高速動作が可能なトランジスタを使用することができるトランジスタの数が増加するため、動作を更に高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレシーバ回路を使用する、ＬＶＤＳ規格に準拠した送受信システムの例を示したブロック図である。
【図２】図１の信号Ｓ＋及びＳ−の波形例を示した図である。
【図３】本発明の第１の実施の形態におけるレシーバ回路の例を示した回路図である。
【図４】本発明の第１の実施の形態におけるレシーバ回路の変形例を示した回路図である。
【図５】ＬＶＤＣ規格に準拠したレシーバ回路の従来例を示した回路図である。
【符号の説明】
１ 送受信システム
２ データ送信側機器
３ データ受信側機器
４ ＵＳＢ
２１ レシーバ回路
２２ 内部回路
３１ 差動対
３２ 定電流源
３３ 第１のカレントミラー回路
３４ 第２のカレントミラー回路
３５ 第３のカレントミラー回路
３６ 出力回路
Ｌ＋，Ｌ− データ信号線
【発明の属する技術分野】
本発明は、ＵＳＢ等のシリアルインタフェースに使用するデータ受信用のレシーバ回路に関し、特に、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）規格に準拠したレシーバ回路に関する。
【０００２】
【従来の技術】
従来、高速のデータ転送を実現するために小振幅差動伝送のＬＶＤＳ規格に準拠したインタフェースが注目されていた。また、近年、プロセスの微細化技術の進歩に伴って電源電圧の低下が進み、外部回路とのインタフェース電圧の整合をとるためにＩＯセルは高電圧系で作動させ、内部主要回路は低電圧系で作動させるのが一般的になっている。
【０００３】
図５は、ＬＶＤＣ規格に準拠したレシーバ回路の従来例を示した回路図である。
図５において、レシーバ回路１００は、一対のＰＭＯＳトランジスタ１０１，１０２で形成された第１の差動対１０３、及び一対のＮＭＯＳトランジスタ１０４，１０５で形成された第２の差動対１０６を備えている。ＰＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０４の各ゲートには、入力信号Ｓ＋がそれぞれ入力され、ＰＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ１０５の各ゲートには、入力信号Ｓ−がそれぞれ入力されている。入力信号Ｓ＋及びＳ−は、相対する信号レベルを有する一対の信号である。
【０００４】
更に、ＰＭＯＳトランジスタ１０２に流れる電流に応じた電流がＰＭＯＳトランジスタ１０７から出力されると共に、ＮＭＯＳトランジスタ１０５から出力される電流に応じた電流がＮＭＯＳトランジスタ１０８から出力される。ＰＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８は増幅回路部をなし、該増幅回路部の出力信号はプッシュプル回路をなすＰＭＯＳトランジスタ１０９及びＮＭＯＳトランジスタ１１０からなる出力回路部を介して出力信号Ｓｏとして出力される。
【０００５】
【発明が解決しようとする課題】
一方、出力信号Ｓｏが入力される内部回路（図示せず）は、レシーバ回路１００の電源電圧ＶＤＤ１よりも小さい場合があった。しかし、レシーバ回路１００ではすべての回路の電源電圧がＶＤＤ１で同一であるため、レシーバ回路１００の出力信号Ｓｏを一旦レベルシフト回路（図示せず）でレベルシフトさせてから前記内部回路の電源電圧範囲にレベルシフトさせる必要があった。また、レベルシフト回路を別に設けることにより、レシーバ回路１００に入力された信号に対する前記内部回路に入力される信号のタイミング誤差等が発生し、ＬＶＤＳ規格に準拠したインタフェース回路の特性を劣化させる原因になっていた。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができるＬＶＤＳ規格に準拠したレシーバ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るレシーバ回路は、非反転入力端及び反転入力端に入力される各入力信号に対して差動増幅を行って出力端から出力するシングルエンド型の差動増幅回路部と、該差動増幅回路部の出力端から出力される信号に応じた電圧の信号を出力する出力回路部とを備えたレシーバ回路において、前記差動増幅回路部は、前記各入力信号が制御信号入力端に対応して入力される１対のトランジスタからなる差動対と、該差動対に定電流を供給する定電流回路部と、前記差動対を構成する第１のトランジスタから出力される電流に応じた電流を出力する第１のカレントミラー回路部と、前記差動対を構成する第２のトランジスタから出力される電流に応じた電流を前記出力端に出力する第２のカレントミラー回路部と、前記第１のカレントミラー回路部から出力された電流に応じた電流を前記出力端に出力する第３のカレントミラー回路部とを備え、前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部が所定の第１の電源電圧でそれぞれ作動し、前記第３のカレントミラー回路部及び前記出力回路部は該第１の電源電圧と異なる所定の第２の電源電圧でそれぞれ作動するものである。
【０００８】
前記差動増幅回路部及び出力回路部を構成する各トランジスタは、第１又は第２の電源電圧のいずれか大きい方の電圧に対応した耐圧をそれぞれ有するようにした。
【０００９】
一方、前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第３のカレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにしてもよい。
【００１０】
また、前記差動対及び定電流回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第１から第３の各カレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにしてもよい。
【００１１】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレシーバ回路を使用する、ＬＶＤＳ規格に準拠した送受信システムの例を示したブロック図である。なお、図１では、データ送信側機器とデータ受信側機器がＵＳＢで接続されている場合を例にして示している。
【００１２】
図１の送受信システム１において、データ送信側機器２とデータ受信側機器３はＵＳＢ４で接続されている。データ送信側機器２において、所定の機能を有する内部回路１１から出力されたデータ信号は、インバータ１２で信号レベルが反転されて信号Ｓ−としてデータ信号線Ｌ−に出力され、バッファ１３で信号Ｓ＋としてデータ信号線Ｌ＋に出力される。データ信号線Ｌ＋及びＬ−はＵＳＢ４における一対のデータ線をなしており、信号Ｓ＋がデータ受信側機器３のレシーバ２１の非反転入力端に入力され、信号Ｓ−がデータ受信側機器３のレシーバ２１の反転入力端に入力されている。
【００１３】
レシーバ２１は、入力された一対の信号Ｓ＋，Ｓ−の差動増幅を行って、信号Ｓｏとしてデータ受信側機器３の所定の機能を有する内部回路２２に出力する。また、データ送信側機器２において、通常、インバータ１２及びバッファ１３の各第１の電源電圧ＶＤＤ１は内部回路１１の第２の電源電圧ＶＤＤ２よりも大きい。一方、データ受信側機器３において、レシーバ２１は第１の電源電圧ＶＤＤ１及び第２の電源電圧ＶＤＤ２を電源として作動し、内部回路２２は第２の電源電圧ＶＤＤ２を電源として作動する。信号Ｓ＋，Ｓ−は、図２で示すように相反する信号レベルをなす一対の信号をなし、これらの信号の電圧振幅は規格によって異なり、該振幅が４００ｍＶ程度の小振幅信号もあるが、電源電圧と同等になっている。図２では、第１の電源電圧ＶＤＤ１が３．３Ｖである場合を例にして示している。
【００１４】
図３は、本発明の第１の実施の形態におけるレシーバ回路の例を示した回路図であり、図１のレシーバ２１の回路例を示している。
図３において、レシーバ回路２１は、シングルエンド型の差動増幅器をなしており、一対の信号Ｓ＋，Ｓ−が入力される差動対３１と、該差動対３１へ所定の定電流を供給する定電流源３２と、第１のカレントミラー回路３３と、第２のカレントミラー回路３４と、第３のカレントミラー回路３５と、プッシュプル回路を形成する出力回路３６とで構成されている。
【００１５】
差動対３１は、一対のＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２で形成されており、ＰＭＯＳトランジスタＱＰ１のゲートに信号Ｓ＋が入力され、ＰＭＯＳトランジスタＱＰ２のゲートに信号Ｓ−が入力されている。また、定電流源３２は、ＰＭＯＳトランジスタＱＰ３で形成されており、ＰＭＯＳトランジスタＱＰ３は、第１の電源電圧ＶＤＤ１と、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の各ソースの接続部との間に接続され、ＰＭＯＳトランジスタＱＰ３のゲートには、所定の定電圧であるバイアス電圧Ｖｂｉａｓが入力されている。
【００１６】
また、第１のカレントミラー回路３３は、Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１及びＱＮ２で形成されており、ＮＭＯＳトランジスタＱＮ１は、ＰＭＯＳトランジスタＱＰ１と接地電圧との間に接続されている。また、ＮＭＯＳトランジスタＱＮ１及びＱＮ２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＮＭＯＳトランジスタＱＮ２のソースは接地電圧に接続されている。第１のカレントミラー回路３３において、ＮＭＯＳトランジスタＱＮ１は入力側のトランジスタをなし、ＮＭＯＳトランジスタＱＮ２は出力側のトランジスタをなしている。
【００１７】
第２のカレントミラー回路３４は、ＮＭＯＳトランジスタＱＮ３及びＱＮ４で形成されており、ＮＭＯＳトランジスタＱＮ３は、ＰＭＯＳトランジスタＱＰ２と接地電圧との間に接続されている。また、ＮＭＯＳトランジスタＱＮ３及びＱＮ４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＱＮ３のドレインに接続され、ＮＭＯＳトランジスタＱＮ４のソースは接地電圧に接続されている。第２のカレントミラー回路３４において、ＮＭＯＳトランジスタＱＮ３は入力側のトランジスタをなし、ＮＭＯＳトランジスタＱＮ４は出力側のトランジスタをなしている。
【００１８】
次に、第３のカレントミラー回路３５は、ＰＭＯＳトランジスタＱＰ４及びＱＰ５で形成されており、ＰＭＯＳトランジスタＱＰ４は、第２の電源電圧ＶＤＤ２とＮＭＯＳトランジスタＱＮ２との間に接続されている。また、ＰＭＯＳトランジスタＱＰ４及びＱＰ５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＱＰ４のドレインに接続され、ＰＭＯＳトランジスタＱＰ５のソースは第２の電源電圧ＶＤＤ２に接続されている。第３のカレントミラー回路３５において、ＰＭＯＳトランジスタＱＰ４は入力側のトランジスタをなし、ＰＭＯＳトランジスタＱＰ５は出力側のトランジスタをなしている。
【００１９】
第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ４と接地電圧との間には第１のカレントミラー回路３３のＮＭＯＳトランジスタＱＮ２が接続され、第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ５と接地電圧との間には第２のカレントミラー回路３４のＮＭＯＳトランジスタＱＮ４が接続されている。なお、差動対３１、定電流源３２及び第１から第３の各カレントミラー回路３３〜３５が差動増幅回路部をなし、ＰＭＯＳトランジスタＱＰ５とＮＭＯＳトランジスタＱＮ４の接続部が該差動増幅回路部の出力端をなす。
【００２０】
一方、出力回路３６は、ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５からなり、第２の電源電圧ＶＤＤ２と接地電圧との間に、ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５の直列回路が接続されている。ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５の各ゲートは接続され、該接続部は、ＰＭＯＳトランジスタＱＰ５とＮＭＯＳトランジスタＱＮ４との接続部に接続されている。ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ５との接続部からレシーバ回路２１の出力信号Ｓｏが出力される。
【００２１】
このような構成において、ＰＭＯＳトランジスタＱＰ１〜ＱＰ６及びＮＭＯＳトランジスタＱＮ１〜ＱＮ５は、第１の電源電圧ＶＤＤ１に対応した耐圧を有する高電圧系のＭＯＳトランジスタを使用する。ＰＭＯＳトランジスタＱＰ１から出力される電流をｉ１とし、ＰＭＯＳトランジスタＱＰ２から出力される電流をｉ２とする。第１のカレントミラー回路３３は、ＮＭＯＳトランジスタＱＮ１に入力された電流ｉ１をＮＭＯＳトランジスタＱＮ２から出力して、第３のカレントミラー回路３５のＰＭＯＳトランジスタＱＰ４から電流ｉ１が出力されるようにし、ＰＭＯＳトランジスタＱＰ５から電流ｉ１が出力される。
【００２２】
一方、第２のカレントミラー回路３４は、ＮＭＯＳトランジスタＱＮ３に入力された電流ｉ２をＮＭＯＳトランジスタＱＮ４から出力する。これらのことから、出力回路３６のＰＭＯＳトランジスタＱＰ６及びＮＭＯＳトランジスタＱＮ５の各ゲートには、電流ｉ１と電流ｉ２の電流比に応じた電圧が発生する。出力回路３６は、ＰＭＯＳトランジスタＱＰ６及びＮＭＯＳトランジスタＱＮ５の各ゲートに入力された電圧に応じた出力信号Ｓｏを出力する。
【００２３】
ここで、前記説明では、レシーバ回路２１のすべてのＭＯＳトランジスタに第１の電源電圧ＶＤＤ１に対応した耐圧を有する高電圧系のＭＯＳトランジスタを使用した場合を例にして説明したが、図４で示すように、点線で囲んだ各ＭＯＳトランジスタに第１の電源電圧ＶＤＤ１に対応した高電圧系のＭＯＳトランジスタを使用し、他のＭＯＳトランジスタは、第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用するようにしてもよい。具体的には、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＮＭＯＳトランジスタＱＮ１〜ＱＮ４に前記高電圧系のＭＯＳトランジスタを使用し、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ５に前記低電圧系のＭＯＳトランジスタを使用する。
【００２４】
通常、前記低電圧系のＭＯＳトランジスタは、前記高電圧系のＭＯＳトランジスタよりも動作が高速である。このことから、図４で示したように、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ５に前記低電圧系のＭＯＳトランジスタを使用することにより、レシーバ回路２１の動作の高速化を図ることができる。また、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが、耐圧以下、例えば第２の電源電圧ＶＤＤ２以下である場合は、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３に前記高電圧系のＭＯＳトランジスタを使用し、ＰＭＯＳトランジスタＱＰ４〜ＱＰ６及びＮＭＯＳトランジスタＱＮ１〜ＱＮ５に前記低電圧系のＭＯＳトランジスタを使用するようにしてもよい。このようにすることにより、レシーバ回路２１の動作を更に高速化することができる。
【００２５】
このように、本第１の実施の形態におけるレシーバ回路は、第３のカレントミラー回路３５及び出力回路３６に内部回路２２と同じ第２の電源電圧ＶＤＤ２を電源にして作動させるようにした。このことから、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができる。また、第３のカレントミラー回路３５及び出力回路３６を構成する各ＭＯＳトランジスタに第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用することにより、レシーバ回路の動作の高速化を図ることができる。
【００２６】
更に、ＮＭＯＳトランジスタＱＮ１及びＱＮ３のゲート・ソース間電圧Ｖｇｓが第２の電源電圧ＶＤＤ２以下である場合、第１のカレントミラー回路３３及び第２のカレントミラー回路３４の各ＭＯＳトランジスタに対しても第２の電源電圧ＶＤＤ２に対応した耐圧を有する低電圧系のＭＯＳトランジスタを使用することができ、レシーバ回路の動作を更に高速化することができる。
【００２７】
【発明の効果】
上記の説明から明らかなように、本発明のレシーバ回路によれば、差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部が所定の第１の電源電圧でそれぞれ作動し、第３のカレントミラー回路部及び出力回路部は該第１の電源電圧と異なる所定の第２の電源電圧でそれぞれ作動するようにした。このことから、差動増幅回路部に信号を入力する外部回路と、レシーバ回路の出力信号が入力される内部回路との電源電圧が異なっている場合でも、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができ、レベルシフト回路を別に設けることにより、外部回路から入力された信号に対して内部回路に入力される信号のタイミング誤差等の発生を防止することができる。
【００２８】
差動増幅回路部及び出力回路部を構成する各トランジスタは、第１又は第２の電源電圧のいずれか大きい方の電圧に対応した耐圧をそれぞれ有するようにした。このことから、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができる。
【００２９】
一方、差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、第３のカレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにした。このことから、電圧の小さい方の電源電圧で作動する回路のトランジスタに、高速動作が可能なトランジスタを使用することができ、動作の高速化を図ることができる。
【００３０】
また、差動対及び定電流回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、第１から第３の各カレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有するようにした。このことから、第２の電源電圧が第１の電源電圧よりも小さい場合、第２の電源電圧で作動する回路のトランジスタの数が増加し、すなわち高速動作が可能なトランジスタを使用することができるトランジスタの数が増加するため、動作を更に高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレシーバ回路を使用する、ＬＶＤＳ規格に準拠した送受信システムの例を示したブロック図である。
【図２】図１の信号Ｓ＋及びＳ−の波形例を示した図である。
【図３】本発明の第１の実施の形態におけるレシーバ回路の例を示した回路図である。
【図４】本発明の第１の実施の形態におけるレシーバ回路の変形例を示した回路図である。
【図５】ＬＶＤＣ規格に準拠したレシーバ回路の従来例を示した回路図である。
【符号の説明】
１ 送受信システム
２ データ送信側機器
３ データ受信側機器
４ ＵＳＢ
２１ レシーバ回路
２２ 内部回路
３１ 差動対
３２ 定電流源
３３ 第１のカレントミラー回路
３４ 第２のカレントミラー回路
３５ 第３のカレントミラー回路
３６ 出力回路
Ｌ＋，Ｌ− データ信号線
Claims (4)
- 非反転入力端及び反転入力端に入力される各入力信号に対して差動増幅を行って出力端から出力するシングルエンド型の差動増幅回路部と、該差動増幅回路部の出力端から出力される信号に応じた電圧の信号を出力する出力回路部とを備えたレシーバ回路において、
前記差動増幅回路部は、
前記各入力信号が制御信号入力端に対応して入力される１対のトランジスタからなる差動対と、
該差動対に定電流を供給する定電流回路部と、
前記差動対を構成する第１のトランジスタから出力される電流に応じた電流を出力する第１のカレントミラー回路部と、
前記差動対を構成する第２のトランジスタから出力される電流に応じた電流を前記出力端に出力する第２のカレントミラー回路部と、
前記第１のカレントミラー回路部から出力された電流に応じた電流を前記出力端に出力する第３のカレントミラー回路部と、
を備え、
前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部が所定の第１の電源電圧でそれぞれ作動し、前記第３のカレントミラー回路部及び前記出力回路部は該第１の電源電圧と異なる所定の第２の電源電圧でそれぞれ作動することを特徴とするレシーバ回路。 - 前記差動増幅回路部及び出力回路部を構成する各トランジスタは、第１又は第２の電源電圧のいずれか大きい方の電圧に対応した耐圧をそれぞれ有することを特徴とする請求項１記載のレシーバ回路。
- 前記差動対、定電流回路部並びに第１及び第２の各カレントミラー回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第３のカレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有することを特徴とする請求項１記載のレシーバ回路。
- 前記差動対及び定電流回路部を構成する各トランジスタは、第１の電源電圧に対応した耐圧をそれぞれ有し、前記第１から第３の各カレントミラー回路部及び出力回路部を構成する各トランジスタは、第２の電源電圧に対応した耐圧をそれぞれ有することを特徴とする請求項１記載のレシーバ回路。
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