KR20190039726A - 차동 신호를 수신하는 리시버, 리시버를 포함하는 ic, 및 표시 장치 - Google Patents

차동 신호를 수신하는 리시버, 리시버를 포함하는 ic, 및 표시 장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

차동 신호를 수신하는 리시버의 전달 지연 시간을 단축한다. 제 1 증폭 회로는 리시버의 입력단에 제공되고, 제 2 증폭 회로는 리시버의 출력단에 제공된다. 제 1 증폭 회로는 차동 입력, 차동 출력의 증폭 회로이다. 제 2 증폭 회로는 차동 입력, 싱글 엔드 출력의 증폭 회로이다. 제 1 증폭 회로 및 제 2 증폭 회로에는 각각, 하이 레벨 전원 전압으로서 제 1 전원 전압이 입력되고 로 레벨 전원 전압으로서 제 2 전원 전압이 입력된다. 제 1 증폭 회로의 차동 쌍의 트랜지스터의 내전압은 제 1 증폭 회로에 포함되는 다른 트랜지스터 및 제 2 증폭 회로에 포함되는 트랜지스터의 내전압보다 높다.

Description

차동 신호를 수신하는 리시버, 리시버를 포함하는 IC, 및 표시 장치
본 출원의 명세서, 도면, 및 청구범위(이하에서는 "본 명세서 등"이라고 함)는 반도체 장치, 전자 부품, 전자 기기, 이들의 동작 방법, 및 이들의 제작 방법에 관한 것이다. 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 기억 장치, 처리 장치, 스위치 회로(예를 들어 파워 스위치 및 배선 스위치), 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 입력 장치, 촬상 장치, 이들의 구동 방법, 및 이들의 제작 방법이 포함된다.
(1) 차동 전송 방식(differential transmission method)은 데이터 전송을 위한 방법이다. 대표적인 차동 전송 방식으로서 LVDS(low-voltage differential signaling)가 알려져 있다(비특허문헌 1 및 2 참조). 예를 들어 특허문헌 1에는 레벨 시프트 회로를 사용하지 않고 전원 전압이 상이한 내부 회로에 수신한 신호를 출력하는, LVDS 규격에 맞는 리시버(이하에서는 "LVDS 리시버"라고 함)를 가능하게 하는 기술이 개시(開示)되어 있다.
표시 장치의 해상도가 향상되고 있다. 표시 장치의 해상도의 향상은, 표시 장치로 화상 신호를 전송하기 위한 배선 수의 증가 또는 소비전력의 증가 등을 일으키는 경우가 많다. 또한 고해상도 표시 장치는 예를 들어 전자파 장애(EMI)의 노이즈의 영향을 받기 쉬워, 표시 품질을 흔히 저하시킨다. 이러한 문제를 극복하기 위하여 화상 신호를 수신하는 인터페이스 회로로서 LVDS 리시버가 흔히 이용된다.
(2) 하나의 서브 화소에 액정 소자 및 발광 소자가 제공되는 하이브리드 표시 장치가 제기되고 있다(예를 들어 특허문헌 2 내지 4 참조).
일본 공개특허공보 특개2004-112424호 일본 공개특허공보 특개2003-157026호 국제공개공보 2004/053819호 국제공개공보 2007/041150호
Andrea Boni et al., "LVDS I/O Interface for Gb/s-per-Pin Operation in 0.35-μm CMOS", IEEE J. Solid-State Circuits, 2001, vol. 36, no. 4, pp. 706-711 Fei Zhao et al., "A LVDS Transceiver Chip Design in 0.5um CMOS Technology", Congress on Image and Signal Processing, 2008 (CISP'08), vol. 1, pp. 124-127
본 발명의 일 형태의 과제는 예를 들어 리시버의 동작 주파수를 향상시키는 것, 리시버의 전달 지연 시간을 단축하는 것, 레벨시프터가 필요 없는 리시버를 제공하는 것, 신호를 송신하는 내부 회로와 동일한 전원 전압에 의하여 동작할 수 있는 리시버를 제공하는 것, 또는 리시버의 소비전력을 저감하는 것이다.
또한 복수의 과제의 기재는 각 과제의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 과제를 달성하지 않아도 된다. 상술한 것 이외의 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백하며, 이러한 과제는 본 발명의 일 형태의 과제가 될 수 있다.
(1) 본 발명의 일 형태는 제 1 차동 신호를 수신하고 제 1 싱글 엔드 신호를 출력하는 리시버이다. 이 리시버는 제 1 입력 단자, 제 2 입력 단자, 제 1 출력 단자, 제 1 증폭 회로, 및 제 2 증폭 회로를 포함한다. 제 1 입력 단자 및 제 2 입력 단자는 제 1 차동 신호용 입력 단자이다. 제 1 출력 단자는 제 1 싱글 엔드 신호용 출력 단자이다. 제 1 증폭 회로는 차동 입력, 차동 출력의 증폭 회로이다. 제 2 증폭 회로는 차동 입력, 싱글 엔드 출력의 증폭 회로이다. 제 1 증폭 회로의 2개의 입력 단자 중 한쪽은 제 1 입력 단자에 전기적으로 접속되고, 다른 쪽은 제 2 입력 단자에 전기적으로 접속된다. 제 1 증폭 회로의 2개의 출력 단자 중 한쪽은 제 2 증폭 회로의 2개의 입력 단자 중 한쪽에 전기적으로 접속되고, 다른 쪽은 제 2 증폭 회로의 입력 단자 중 다른 쪽에 전기적으로 접속된다. 제 2 증폭 회로의 출력 단자는 제 1 출력 단자에 전기적으로 접속된다. 제 1 증폭 회로 및 제 2 증폭 회로에는 각각 제 1 전원 전압 및 제 2 전원 전압이 공급된다. 제 1 전원 전압은 하이 레벨 전원 전압이다. 제 2 전원 전압은 로(low) 레벨 전원 전압이다. 제 1 증폭 회로의 차동 쌍은 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터 및 제 2 트랜지스터의 내전압은, 제 1 증폭 회로에 포함되는 다른 트랜지스터 및 제 2 증폭 회로에 포함되는 트랜지스터의 내전압보다 높다.
(2) 본 발명의 일 형태는 차동 신호를 수신할 수 있는 IC이다. 이 IC는 상술한 형태 (1)의 리시버를 포함한다.
(3) 본 발명의 일 형태는 표시 장치를 제어하기 위한 표시 컨트롤러 IC이다. 이 표시 컨트롤러 IC는 화상 신호를 수신하는 기능을 가지는 인터페이스 회로를 포함한다. 인터페이스 회로는 상술한 형태 (1)의 리시버를 포함한다.
(4) 본 발명의 일 형태는 표시 장치의 소스선을 구동하는 기능을 가지는 드라이버 IC이다. 이 드라이버 IC는 화상 신호를 수신하는 기능을 가지는 인터페이스 회로를 포함한다. 인터페이스 회로는 상술한 형태 (1)의 리시버를 포함한다.
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는 서수사는 구성요소 간의 혼동을 피하기 위하여 사용되는 경우가 있고, 구성요소의 개수 또는 순서를 한정하는 것이 아니다. 예를 들어 본 발명의 일 형태를 설명하는 데 있어서, "제 1"이라는 용어를 "제 2" 또는 "제 3"이라는 용어로 치환할 수 있다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용하는 장치를 말하고, 반도체 소자(예를 들어 트랜지스터, 다이오드, 또는 포토다이오드)를 포함하는 회로 및 이 회로를 포함하는 장치 등을 뜻한다. 또한 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 어떤 장치를 뜻한다. 예를 들어 집적 회로, 집적 회로를 포함하는 칩, 및 패키지에 칩을 포함하는 전자 부품은 반도체 장치의 예이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 이들 자체가 반도체 장치일 수 있고, 또는 각각이 반도체 장치를 포함할 수 있다.
본 명세서 등에서 "X와 Y가 접속된다"라는 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 뜻한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않으며, 도면 또는 문장에는 다른 접속 관계가 포함된다. 여기서 X 및 Y는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
트랜지스터는 3개의 단자(게이트, 소스, 및 드레인)를 가진다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자로서 기능한다. 트랜지스터의 채널형 또는 단자에 인가되는 전위 레벨에 따라, 2개의 입출력 단자 중 한쪽이 소스로서 기능하고 다른 쪽이 드레인으로서 기능한다. 따라서 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바꿀 수 있다. 본 명세서 등에서 게이트를 제외한 2개의 단자를 제 1 단자 및 제 2 단자라고 하는 경우가 있다.
회로 구성 및 디바이스 구조 등에 따라 노드는 단자, 배선, 전극, 도전층, 도전체, 또는 불순물 영역 등이라고 할 수 있다. 또한 단자 또는 배선 등을 노드라고 할 수 있다.
전압은 소정의 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위) 간의 전위차를 말하는 경우가 많다. 그래서 전압을 전위라고 할 수 있다. 또한 전위는 상대적인 값을 가지기 때문에 GND는 0V를 뜻하지 않아도 된다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 발명의 일 형태는 예를 들어 리시버의 동작 주파수를 향상시키는 것, 리시버의 전달 지연 시간을 단축하는 것, 레벨시프터가 필요 없는 리시버를 제공하는 것, 신호를 송신하는 내부 회로와 동일한 전원 전압에 의하여 동작할 수 있는 리시버를 제공하는 것, 또는 리시버의 소비전력을 저감하는 것을 가능하게 한다.
복수의 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 달성하지 않아도 된다. 본 발명의 일 형태에서 상술한 과제 이외의 과제, 상술한 효과 이외의 효과, 및 신규 특징은 명세서 및 도면의 기재로부터 명백해질 것이다.
도 1의 (A)는 차동 신호 방식을 사용한 신호 전송 시스템의 개요를 도시한 것이고, 도 1의 (B) 및 (C)는 리시버의 구성의 예를 각각 도시한 회로도이다.
도 2는 리시버의 구성의 예를 도시한 회로도이다.
도 3은 리시버의 구성의 예를 도시한 회로도이다.
도 4는 리시버의 구성의 예를 도시한 회로도이다.
도 5는 리시버의 구성의 예를 도시한 회로도이다.
도 6은 리시버의 구성의 예를 도시한 회로도이다.
도 7은 바이어스 전압 생성 회로의 구성의 예를 도시한 회로도이다.
도 8은 LVDS 리시버 IC의 구성의 예를 도시한 블록도이다.
도 9는 LVDS 리시버 IC의 구성의 예를 도시한 블록도이다.
도 10의 (A)는 표시 시스템의 구성의 예를 도시한 블록도이고, 도 10의 (B)는 표시 컨트롤러 IC의 구성의 예를 도시한 블록도이다.
도 11의 (A)는 화소 어레이의 구성의 예를 도시한 회로도이고, 도 11의 (B)는 표시 장치의 표시 원리를 도시한 모식도이다.
도 12는 화소 어레이의 구성의 예를 도시한 회로도이다.
도 13의 (A) 및 (B)는 화소 어레이의 구성의 예를 각각 도시한 회로도이다.
도 14는 LVDS 리시버 유닛의 구성의 예를 도시한 블록도이다.
도 15는 표시 컨트롤러 IC의 구성의 예를 도시한 블록도이다.
도 16은 소스 드라이버 회로의 구성의 예를 도시한 블록도이다.
도 17의 (A)는 스위치 어레이의 구성의 예를 도시한 블록도이고, 도 17의 (B) 및 (C)는 스위치 회로의 구성의 예를 각각 도시한 회로도이다.
도 18의 (A)는 스위치 어레이의 구성의 예를 도시한 블록도이고, 도 18의 (B)는 스위치 회로의 구성의 예를 도시한 회로도이다.
도 19는 표시 시스템의 구성의 예를 도시한 블록도이다.
도 20의 (A)는 표시 컨트롤러 IC의 구성의 예를 도시한 블록도이고, 도 20의 (B)는 소스 드라이버 IC의 구성의 예를 도시한 블록도이다.
도 21의 (A)는 표시 시스템의 구성의 예를 도시한 블록도이고, 도 21의 (B)는 터치 센서 디바이스의 구성의 예를 도시한 블록도이다.
도 22의 (A) 내지 (G)는 전자 기기의 구조의 예를 도시한 것이다.
도 23의 (A) 내지 (E)는 전자 기기의 구조의 예를 도시한 것이다.
도 24의 (A)는 차량용 전자 기기의 구조의 예를 도시한 것이고, 도 24의 (B) 및 (C)는 의료용 표시 장치의 구조의 예를 도시한 것이다.
도 25는 DOSRAM의 구성의 예를 도시한 블록도이다.
도 26의 (A)는 메모리 셀 어레이의 구성의 예를 도시한 블록도이고, 도 26의 (B)는 메모리 셀의 구성의 예를 도시한 회로도이다.
도 27은 DOSRAM의 구조의 예를 도시한 단면도이다.
도 28의 (A) 및 (B)는 트랜지스터의 구조의 예를 각각 도시한 단면도이다.
도 29는 표시 장치의 구조의 예를 도시한 단면도이다.
도 30은 표시 장치의 구조의 예를 도시한 단면도이다.
도 31의 (A) 내지 (C)는 시뮬레이션 결과를 나타낸 것이며, 도 31의 (A)는 입력한 차동 클록 신호의 파형을 나타낸 것이고 도 31의 (B)는 도 3의 리시버의 출력 신호의 파형을 나타낸 것이고 도 31의 (C)는 도 34의 리시버의 출력 신호의 파형을 나타낸 것이다.
도 32의 (A) 내지 (C)는 시뮬레이션 결과를 나타낸 것이며, 도 32의 (A)는 입력한 차동 클록 신호의 파형을 나타낸 것이고 도 32의 (B)는 도 3의 리시버의 출력 신호의 파형을 나타낸 것이고 도 32의 (C)는 도 34의 리시버의 출력 신호의 파형을 나타낸 것이다.
도 33은 비교예의 리시버의 구성의 예를 도시한 회로도이다.
도 34는 비교예의 리시버의 구성의 예를 도시한 회로도이다.
본 발명의 실시형태 및 실시예에 대하여 이하에서 설명한다. 또한 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 가능하다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 그러므로 본 발명의 일 형태는 이하의 실시형태 및 실시예의 설명에 한정하여 해석되지 말아야 한다.
아래에 기재된 임의의 실시형태 및 실시예는 적절히 조합될 수 있다. 하나의 실시형태 또는 실시예에 몇 가지 구조의 예(제작 방법의 예 및 동작 방법의 예 등을 포함함)가 주어진 경우, 구조의 예 중 임의의 것을 서로 적절히 조합할 수 있거나, 또는 다른 실시형태 및 실시예에서 설명한 하나 이상의 구조의 예와 적절히 조합할 수 있다.
도면에서, 동일한 구성요소 또는 비슷한 기능을 가지는 구성요소, 동일한 재료를 사용하여 형성되는 구성요소, 또는 동시에 형성되는 구성요소 등은 동일한 부호로 나타내어지는 경우가 있고, 이의 설명은 반복되지 않는 경우가 있다.
본 명세서에 있어서, 고전원 전위 VDD를 "전위 VDD" 또는 "VDD" 등이라고 축약하는 경우가 있다. 다른 구성요소(예를 들어 신호, 전압, 회로, 소자, 전극, 및 배선)에 대해서도 동일한 것이 적용된다.
동일한 부호로 나타내어진 복수의 요소를 서로 구분할 필요가 있을 때, 부호에 "_1", "_2", "<j>", 또는 "[i, j]" 등을 부기하는 경우가 있다. 예를 들어 복수의 배선(GLL) 중 하나를 구별하여 배선(GLL<2>) 등이라고 하고, 배선들 중에서 임의의 배선을 배선(GLL)이라고 한다.
(실시형태 1)
도 1의 (A)는 차동 신호를 사용하여 디지털 신호를 전송하기 위한 시스템(차동 전송 시스템)의 개요를 도시한 것이다. 여기서는 LVDS가 차동 전송 방식인 예에 대하여 설명한다. 도 1의 (A)에 도시된 차동 전송 시스템(90)에 있어서 수신 측의 인터페이스(I/F) 회로(102)는 리시버(RX)(100)를 포함하고, 송신 측의 인터페이스 회로(106)는 트랜스미터(TX)(105)를 포함한다. 트랜스미터(105)는 싱글 엔드 신호를 차동 신호로 변환한다. 차동 신호는 전송 매체(108)를 통하여 리시버(100)로 송신된다.
트랜스미터(105)는 싱글 엔드 디지털 신호를 차동 신호로 변환하는 기능을 가진다. 트랜스미터(105)로부터 출력되는 차동 신호는 전송 매체(108)를 통하여 리시버(100)에 입력된다. 전송 매체(108)는 2개의 배선을 포함한다. 저항 Rt는 수신 측의 종단(終端) 저항이고, 전송 매체(108)의 특성 임피던스에 적합하는 저항을 가진다. LVDS 규격에 따르면 저항 Rt는 100Ω의 저항이다. 구체적으로는 트랜스미터(105)는 ±3.5mA의 차동 전류 신호를 전송 매체(108)로 송신한다. 차동 전류 신호가 100Ω의 저항 Rt에 흘리면 전압차 350mV(1.075V 내지 1.425V)의 차동 전압 신호가 리시버(100)에 입력된다. 리시버(100)는 차동 전압 신호를 검출하여 싱글 엔드 신호로 변환한다. 리시버(100)에 의하여 생성된 싱글 엔드 신호는 수신 측의 내부 회로에 입력된다.
<<리시버(100)>>
도 1의 (B)는 리시버(100)의 구성의 예를 도시한 것이다. 리시버(100)는 단자(INP, INN, 및 OUT)를 포함한다. 증폭 회로(110)는 리시버(100)의 입력단에 제공되고, 증폭 회로(120)는 리시버(100)의 출력단에 제공된다.
단자(INP 및 INN)는 차동 신호용 입력 단자이고, 전송 매체(108)에 전기적으로 접속된다. 단자(INN)에 입력되는 신호는 단자(INP)의 입력되는 신호의 반전 신호이고, 180°의 위상차를 가진다. 단자(OUT)는 싱글 엔드 신호용 출력 단자이고, 수신 측의 내부 회로(103)에 전기적으로 접속된다.
증폭 회로(110 및 120)에는 전원 전압 Vddd 및 전원 전압 Vssd가 입력된다. Vddd는 하이 레벨 전원 전압이고, Vssd는 로 레벨 전원 전압이다. 전원 전압 Vddd 및 전원 전압 Vssd는 리시버(100)의 후단에 접속되는 내부 회로(103)의 하이 레벨 및 로 레벨 전원 전압과 동일하게 할 수 있다. 전원 전압 Vddd는 데이터 "1"을 나타내고, 전원 전압 Vssd는 데이터 "0"을 나타낸다.
증폭 회로(110)는 차동 입력, 차동 출력의 증폭 회로이고 단자(INP1, INN1, OUTP1, 및 OUTN1)를 포함한다. 증폭 회로(120)는 차동 입력, 싱글 엔드 출력의 증폭 회로이고 단자(INP2, INN2, 및 OUT2)를 포함한다. 단자(INP1 및 INN1)는 각각 단자(INP 및 INN)에 전기적으로 접속된다. 단자(INP2 및 INN2)는 각각 단자(OUTP1 및 OUTN1)에 전기적으로 접속된다. 단자(OUT2)는 단자(OUT)에 전기적으로 접속된다.
증폭 회로(110)는 단자(INP 및 INN)에 입력되는 차동 신호를 증폭하고 차동 신호를 생성한다. 생성된 차동 신호는 단자(OUTP1 및 OUTN1)로부터 출력된다. 증폭 회로(120)는 단자(INP2 및 INN2)에 입력되는 차동 신호를 싱글 엔드 신호로 변환하는 기능을 가진다. 증폭 회로(120)에 의하여 생성된 싱글 엔드 신호는 단자(OUT2)를 통하여 단자(OUT)로부터 출력된다. 증폭 회로(120)는 비교 회로의 기능을 가지고 단자(INP2 및 INN2)의 전압에 따라 하이 레벨 전압의 신호 또는 로 레벨 전압의 신호를 출력한다.
도 1의 (C)는 증폭 회로(110)의 회로 구성의 예를 도시한 것이다. 증폭 회로(110)는 트랜지스터(NM1 및 NM2), 전류원(112), 및 부하 회로(113)를 포함한다. 트랜지스터(NM1 및 NM2)는 증폭 회로(110)의 차동 쌍(111)을 구성한다. 트랜지스터(NM1 및 NM2)의 각각은 n채널 트랜지스터(이하에서는 "NMOS"라고 함)이다. 전류원(112)은 바이어스 전류 Iss를 차동 쌍(111)에 공급하기 위한 정전류원이다. 예를 들어 전류원(112)은 NMOS를 포함한다. 부하 회로(113)는 트랜지스터(NM1 및 NM2)에 부하(Rd1 및 Rd2)를 준다. 예를 들어 부하 회로(113)는 저항 소자 또는 트랜지스터를 포함한다.
본 실시형태의 리시버의 구성 또는 효과 등의 이해를 용이하게 하기 위하여 리시버(100)와 비교예의 리시버의 비교에 대하여 이하에서 설명한다.
도 33은 비교예의 리시버를 도시한 것이다. 도 33에 도시된 리시버(900)는 인터페이스 회로(902)에 제공된다. 리시버(900)에 의하여 생성된 싱글 엔드 신호는 내부 회로(903)에 입력된다. 여기서 드는 예에서 인터페이스 회로(102 및 902)의 각각의 전원 전압 Vdda 및 전원 전압 Vssa는 각각 3.3V 및 0V이고, 내부 회로(103 및 903)의 각각의 전원 전압 Vddd 및 전원 전압 Vssd는 각각 1.2V 및 0V이다.
리시버(900)는 단자(INP, INN, 및 OUT), 증폭 회로(910 및 920), 및 레벨시프터(930)를 포함한다. 증폭 회로(910)의 차동 쌍(911)은 트랜지스터(PM1 및 PM2)를 포함한다. 트랜지스터(PM1 및 PM2)의 각각은 p채널 트랜지스터(이하에서는 "PMOS"라고 함)이다. 증폭 회로(910 및 920)에는 인터페이스 회로(902)와 동일한 전원 전압 Vdda 및 전원 전압 Vssa가 입력된다.
리시버(100 및 900) 및 내부 회로(103 및 903)에 포함되는 트랜지스터는 각각 동작 전압에 충분한 내전압을 가진다. 본 명세서에서는 따로 명시되지 않는 한, 트랜지스터의 내전압이란 게이트와 소스 간 및 드레인과 소스 간에 인가할 수 있는 최대 전압을 말한다.
여기서는 편의상, 전원 전압 Vddd(=1.2V)로 동작하는 트랜지스터를 LV(low-voltage) 디바이스라고 하고, 전원 전압 Vdda(=3.3V)로 동작하는 트랜지스터를 MV(middle-voltage) 디바이스라고 한다. 바꿔 말하면 MV 디바이스는 LV 디바이스보다 높은 내전압을 가진다. 또한 전압 레벨이 Vddd인 것 및 전압 레벨이 Vdda인 것을 각각 LV 레벨 및 MV 레벨이라고 나타내는 경우가 있다.
예를 들어 게이트 절연층의 두께를 두껍게 하거나 또는 채널 길이를 길게 함으로써 트랜지스터의 내전압을 높일 수 있다. MV 및 LV 디바이스는 Cox(단위 면적당 게이트 용량)의 크기에 따라 서로 구분 할 수 있다. Cox가 큰 트랜지스터가 LV 디바이스이고, Cox가 작은 트랜지스터가 MV 디바이스이다.
증폭 회로(910 및 920)는 MV 디바이스를 포함하고, 전원 전압 Vdda 및 전원 전압 Vssa가 공급된다. 증폭 회로(910)는 진폭 350mV의 차동 신호를 증폭하여 MV 레벨의 차동 신호를 생성한다. 증폭 회로(910)는 차동 쌍(911) 및 전류원(912)을 포함한다. 차동 쌍(911)은 2개의 PMOS로 구성된다. 전류원(912)은 차동 쌍(911)의 바이어스 전류의 전류원이고 예를 들어 PMOS를 포함한다. 증폭 회로(920)는 입력되는 차동 신호를 싱글 엔드 신호로 변환한다. 증폭 회로(920)의 입력 신호 및 출력 신호의 전압은 MV 레벨이다.
내부 회로(903)는 LV 디바이스를 포함한다. 레벨시프터(930)는 리시버(900)의 출력 신호의 전압 레벨을 MV 레벨부터 LV 레벨까지 저감시키기 위하여 제공된다. 이 목적을 위하여 레벨시프터(930)는 입력단에 MV 디바이스를 포함하고 출력단에 LV 디바이스를 포함한다. 입력단은 MV 레벨 신호의 레벨을 저감시킴으로써 LV 레벨 신호를 생성한다. 출력단은 LV 레벨 신호의 파형을 형성한다.
트랜지스터의 온 상태 저항은 Cox에 반비례하기 때문에 MV 디바이스의 최대 동작 주파수는 LV 디바이스보다 낮다. 그러므로 리시버(900)의 최대 동작 주파수 및 전달 지연 시간은 리시버(900)에 포함되는 MV 디바이스의 주파수 특성에 의존한다. 구체적으로는 레벨시프터(930)의 MV 디바이스를 1.2V로 구동시키는 것은 최대 동작 주파수의 향상 및 전달 지연 시간의 단축을 방해하는 주요 요인의 하나이다.
그래서 본 실시형태의 과제는 출력단에 레벨시프터가 필요 없는 리시버를 제공하는 것이다. 도 1의 (B) 및 (C)에 도시된 리시버(100)는 이러한 리시버의 일례이다.
여기서는 인터페이스 회로(102)의 전원 전압 Vdda 및 전원 전압 Vssa는 각각 3.3V 및 0V이고, 내부 회로(103)의 전원 전압 Vddd 및 전원 전압 Vssd는 각각 1.2V 및 0V인 것으로 상정한다. 증폭 회로(110 및 120)의 하이 레벨 전압 및 로 레벨 전원 전압은 각각 전원 전압 Vddd 및 전원 전압 Vssd이고 내부 회로(103)와 동일하다. 그러므로 증폭 회로(110 및 120)의 출력 레벨은 전원 전압 Vddd를 넘지 않는다.
증폭 회로(110)에 있어서 차동 쌍(111)의 트랜지스터(NM1 및 NM2)는 MV 디바이스이고, 다른 트랜지스터는 LV 디바이스이다. 단자(INP 및 INN)에 입력되는 차동 신호의 최대 전압이 전원 전압 Vddd보다 높은 1.425V인 것 및 인터페이스 회로(102)의 전원 전압이 Vdda인 것이기 때문에, 차동 쌍(111)에 전압 Vdda가 인가될 가능성이 있으므로 차동 쌍(111)은 MV 디바이스로 구성된다.
차동 쌍(111)에 입력되는 차동 신호의 전압은 1.075V 내지 1.425V의 범위에 있고, 전원 전압 Vddd는 1.2V이다. 그러므로 트랜지스터(NM1 및 NM2)는 NMOS이다. 이것은 차동 쌍(111)을 PMOS로 구성하면, 입력 전압의 전(全) 범위에 있어서 차동 쌍(111)을 정상적으로 동작시킬 수 없기 때문이다. 비슷한 이유로 증폭 회로(910)의 차동 쌍(911)은 PMOS로 구성된다. 증폭 회로(110)의 차동 쌍(111)은 NMOS로 구성되기 때문에 증폭 회로(120)의 차동 쌍은 PMOS로 구성된다.
증폭 회로(110)에 있어서, 트랜지스터(NM1 및 NM2) 이외의 트랜지스터는, 1.2V보다 높은 전압이 인가되지 않기 때문에 LV 디바이스이다. 증폭 회로(110)의 출력은 LV 디바이스에 입력 가능한 레벨로 할 수 있으므로 증폭 회로(120)의 모든 트랜지스터는 LV 디바이스로 할 수 있다. 따라서 증폭 회로(120)의 출력도 LV 디바이스에 입력 가능한 전압 레벨로 설정할 수 있으므로 증폭 회로(120)의 출력 신호의 레벨을 저감하기 위한 레벨시프터를 제공할 필요가 없다.
또한 증폭 회로(110)의 차동 쌍(111)만을 MV 디바이스로 구성하므로 증폭 회로(110 및 120)를 단전원 전압으로 구동시킬 수 있다.
리시버(100)에 있어서, 차동 쌍(111)은 트랜스미터(105)로부터 송신되는 차동 신호를 수신한다. 그러므로 트랜지스터(NM1 및 NM2)는 높은 내전압을 가지기위한 MV 디바이스로 할 수 있고, 다른 트랜지스터는 주파수 특성이 더 뛰어난 LV 디바이스로 할 수 있다. 그러므로 리시버(100)의 동작 주파수를 향상시킬 수 있고, 전달 지연 시간을 단축할 수 있다. 리시버(100)의 출력단에 레벨시프터를 제공할 필요가 없는 것이 주파수 특성의 향상 및 전달 지연 시간의 단축에 크게 기여한다. 주로 LV 디바이스로 구성된 리시버(100)는 회로 면적 및 소비전력의 저감 등의 유리한 효과를 가질 수 있다.
증폭 회로(110 및 120)는 각각 단전원 증폭 회로로 할 수 있다. 증폭 회로(110)는 입출력의 직선성이 높은 것이 바람직하다. 증폭 회로(120)는 레일 투 레일(rail-to-rail) 출력이 가능한 것이 바람직하다.
리시버의 몇 가지 구체적인 회로 구성의 예에 대하여 이하에서 설명한다.
<<리시버(140)>>
도 2는 리시버의 구성의 예를 도시한 것이다. 리시버(140)는 증폭 회로(150 및 160) 및 단자(INP, INN, OUT, VH, VL, NCAS, PCAS, NBIAS, 및 PBIAS)를 포함한다.
증폭 회로(150)는 폴디드 캐스코드 연산 증폭기이다. 증폭 회로(160)는 버퍼 연산 증폭기이다.
단자(INP 및 INN)는 차동 신호용 입력 단자이고, 단자(OUT)는 싱글 엔드 신호용 출력 단자이다. 단자(VH)는 전원 전압 Vddd용 입력 단자이고, 단자(VL)는 전원 전압 Vssd용 입력 단자이다. 단자(NCAS, PCAS, NBIAS, 및 PBIAS)의 각각은 바이어스 전압용 입력 단자이다. 전압 Vcs1, 전압 Vcs2, 전압 Vbs1, 및 전압 Vbs2는 각각 단자(NCAS, PCAS, NBIAS, 및 PBIAS)에 입력된다.
<증폭 회로(150)>
증폭 회로(150)는 트랜지스터(NM11, NM12, NL13, NL14, 및, PL11 내지 PL14) 및 저항 소자(R11 및 R12)를 포함한다. 트랜지스터(NM11 및 NM12)는 MV 디바이스이고, 트랜지스터(NL13, NL14, 및, PL11 내지 PL14)는 LV 디바이스이다.
트랜지스터(NM11 및 NM12)는 차동 쌍을 구성한다. 여기서는 트랜지스터(NM11 및 NM12)로 구성된 차동 쌍을 차동 쌍(NM11, NM12)이라고 나타낸다. 다른 구성요소에 대해서도 동일한 것이 적용된다.
트랜지스터(NL13)는 차동 쌍(NM11, NM12)에 바이어스 전류 Iss1을 공급하는 전류원을 구성한다. 트랜지스터(NL14)는 캐스코드 트랜지스터이다. 경우에 따라 트랜지스터(NL14)는 제공되지 않아도 된다.
트랜지스터(PL11 및 PL12)는 캐스코드 트랜지스터이다. 트랜지스터(PL13)는 바이어스 전류 Iss2를 생성하는 전류원이고, 트랜지스터(PL14)는 바이어스 전류 Iss3을 생성하는 전류원이다. 여기서는 트랜지스터(PL13 및 PL14)는 차동 쌍(NM11, NM12) 및 트랜지스터(PL11 및 PL12)에 바이어스 전류를 공급하는 부하 전류원으로서 기능한다.
저항 소자(R11 및 R12)는 트랜지스터(PL11 및 PL12)의 부하 저항으로서 기능한다. 또한 저항 소자(R11)를, 1 이상의 NMOS를 포함하는 부하 전류원으로 대신할 수 있다. 저항 소자(R12)에 대해서도 동일한 것이 적용된다. 도 2에 도시된 바와 같이, 트랜지스터(PL11 및 PL12)의 부하를 선형 소자로 구성하면 증폭 회로(150)의 선형성을 향상시킬 수 있다.
<증폭 회로(160)>
증폭 회로(160)는 트랜지스터(PL21 내지 PL25 및 NL24 내지 NL29)를 포함한다. 트랜지스터(PL21 내지 PL25 및 NL24 내지 NL29)는 LV 디바이스이다. 증폭 회로(160)는 2단 연산 증폭기이다. 입력단의 증폭 회로는 차동 입력, 차동 출력의 증폭 회로이고, 트랜지스터(PL21 내지 PL23 및 NL26 내지 NL29)를 포함한다. 출력단의 증폭 회로는 차동 입력, 싱글 엔드 출력의 증폭 회로이고, 트랜지스터(PL24, PL25, NL24, 및 NL25)를 포함한다.
(입력단) 트랜지스터(PL21 및 PL22)는 입력단의 차동 쌍을 구성한다. 트랜지스터(PL23)는 차동 쌍(PL21, PL22)에 바이어스 전류 Iss4를 공급하는 전류원을 구성한다. 트랜지스터(NL26 및 NL27)가 커런트 미러 회로를 구성하고, 트랜지스터(NL28 및 NL29)가 커런트 미러 회로를 구성한다. 커런트 미러 회로(NL26, NL27) 및 커런트 미러 회로(NL28, NL29)는 각각 바이어스 전류 Iss5 및 바이어스 전류 Iss6을 차동 쌍(PL21, PL22)에 공급하는 전류 부하로서 기능한다.
(출력단) 트랜지스터(NL24 및 NL25)가 커런트 미러 회로를 구성하고, 트랜지스터(PL24 및 PL25)가 커런트 미러 회로를 구성한다. 커런트 미러 회로(PL24, PL25)는 바이어스 전류 Iss7 및 바이어스 전류 Iss8을 차동 쌍(NL24, NL25)에 공급하는 바이어스 전류의 기능을 가진다.
리시버(140)의 입력단은 폴디드 캐스코드 연산 증폭기이다. 폴디드 캐스코드 연산 증폭기는 높은 직선성을 가지지만 이득(gain)이 낮다. 그래서 버퍼 연산 증폭기를 리시버(140)의 출력단에 제공함으로써, 단자(OUT)의 전압 진폭을 리시버(140)의 출력에 요구되는 |Vddd-Vssd|로 할 수 있다.
입력단의 증폭 회로(150)는 단자(INP 및 INN)에 입력된 차동 신호를 선형적으로 증폭하여 출력한다. 즉 증폭 회로(150)는 차동 신호를 증폭 회로(160)에 의하여 검출 가능한 진폭으로 선형적으로 증폭하는 기능을 가진다. 출력단의 증폭 회로(160)는 입력되는 차동 신호를 싱글 엔드 신호로 변환하는 기능을 가지고, 입력되는 차동 신호의 전압 레벨을 전원 레일의 전압 레벨로 급속히 증폭하는 기능을 가지는 것이 바람직하다.
<<리시버(141)>>
도 3은 리시버의 구성의 예를 도시한 것이다. 리시버(141)는 증폭 회로(151 및 161) 그리고 단자(INP, INN, OUT, VH, VL, NCAS, PCAS, NBIAS, PBIAS, STBY, 및 STBYB)를 포함한다. 리시버(141)는 리시버(140)의 변형예이고 동작 모드로서 스탠바이(standby) 모드를 가진다. 리시버(141)의, 리시버(140)와의 차이점에 대하여 주로 이하에서 설명한다.
단자(STBY 및 STBYB)는 신호(STBE 및 STBEB)용 입력 단자이다. 신호(STBE 및 STBEB)는 스탠바이 인에이블(enable) 신호이다. 신호(STBEB)는 신호(STBE)의 반전 신호이다. "H"의 신호(STBE)가 입력되면 리시버(141)는 스탠바이 모드로 들어간다.
리시버(141)는 트랜지스터(NL31 내지 NL34 및 PL31 내지 PL33)를 포함한다. 이들 트랜지스터의 각각은 LV 디바이스이고 리시버(141) 내의 전류원을 구성하는 트랜지스터를 오프로 하기 위한 스위치로서 기능한다. 구체적으로는 트랜지스터(PL31)는 전원 전압 Vddd용 전원선과 트랜지스터(PL13, PL14, 및 PL23)의 게이트 간의 전기적 접속을 제어한다. 트랜지스터(NL33)는 전원 전압 Vssd용 전원선과 트랜지스터(NL26 및 NL27)의 게이트 간의 전기적 접속을 제어한다. 다른 트랜지스터도 비슷한 기능을 가진다.
증폭 회로(151)는 증폭 회로(150)의 변형예이고, 증폭 회로(150)의 구성요소에 더하여 트랜지스터(NL31, NL32, PL31, 및 PL32)를 포함하는 회로이다. 증폭 회로(161)는 증폭 회로(160)의 변형예이고, 증폭 회로(160)의 구성요소에 더하여 트랜지스터(NL33, NL34, 및 PL33)를 포함하는 회로이다.
(스탠바이 모드)
신호(STBE)가 "H"(및 신호(STBEB)는 "L")일 때, 증폭 회로(151)에 있어서 3개의 캐스코드 트랜지스터(트랜지스터(NL14, PL11, 및 PL12))는 오프가 되고, 3개의 전류원(트랜지스터(NL13, PL13, 및 PL14))은 오프가 된다. 증폭 회로(161)에 있어서 전류원(트랜지스터(PL23), 커런트 미러 회로(NL26, NL27), 커런트 미러 회로(NL28, NL29), 커런트 미러 회로(NL24, NL25), 및 커런트 미러 회로(PL24, PL25))는 오프가 된다.
따라서 스탠바이 모드에서는 리시버(141) 내의 모든 전류원이 정지하므로 리시버(141)의 소비전류를 효과적으로 저감시킬 수 있다. 예를 들어 전원 전압 Vddd가 1.2V이고 Vssd가 0V일 때 리시버(141)의 소비전류는, 액티브 모드에서 수 밀리암페어(milliampere) 내지 수십 밀리암페어인 것을, 스탠바이 모드에서는 수 나노암페어(nanoampare) 내지 수십 나노암페어까지 저감시킬 수 있다.
트랜지스터(NL31 내지 NL34 및 PL31 내지 PL33) 중 어느 것을 제공하는지 적절히 선택함으로써 스탠바이 모드를 실현할 수 있다. 예를 들어 트랜지스터(NL31 및 PL31)만을 제공하여도 좋다. 이 경우 스탠바이 모드에서는 바이어스 전류 Iss1의 전류원(NL31) 및 바이어스 전류 Iss3의 전류원(PL23)이 정지되기 때문에 증폭 회로(151 및 161)를 정지시킬 수 있다.
스탠바이 모드에서는 리시버(141)의 단자(OUT)의 논리는 정의되지 않는다. 필요에 따라 스탠바이 모드에서 단자(OUT)의 논리를 고정하기 위한 회로를 리시버(141)에 제공하여도 좋다. 도 4 내지 도 6은 이러한 구성의 예를 도시한 것이다.
<<리시버(142)>>
도 4에 도시된 리시버(142)는 리시버(141)의 구성요소에 더하여 풀 업(pull-up) 회로(172)를 출력단에 포함한다. 풀 업 회로(172)는 트랜지스터(PL42)를 포함한다. 트랜지스터(PL42)는 LV 디바이스이다. 스탠바이 모드에서 트랜지스터(PL42)는 온이 되기 때문에 단자(OUT)의 전압 레벨을 전원 전압 Vddd에 고정할 수 있다.
<<리시버(143)>>
도 5에 도시된 리시버(143)는 리시버(141)의 구성요소에 더하여 풀 다운(pull-down) 회로(173)를 출력단에 포함한다. 풀 다운 회로(173)는 트랜지스터(NL42)를 포함한다. 트랜지스터(NL42)는 LV 디바이스이다. 스탠바이 모드에서 트랜지스터(NL42)는 온이 되기 때문에 단자(OUT)의 전압 레벨을 전원 전압 Vssd에 고정할 수 있다.
<<리시버(144)>>
도 6에 도시된 리시버(144)는 리시버(141)의 구성요소에 더하여 래치(latch) 회로(174)를 출력단에 포함한다. 래치 회로(174)는 LV 디바이스로 구성된다. 래치 회로(174)는 클록드 인버터(175 및 176) 및 인버터(177 및 178)를 포함한다. 신호(STBE)가 "L"일 때 클록드 인버터(175)는 액티브이고, 신호(STBE)가 "H"일 때 클록드 인버터(176)는 액티브이다.
리시버(144)가 액티브 모드(및 신호(STBE)가 "L")일 때 증폭 회로(161)의 출력은 클록드 인버터(175) 및 인버터(177)를 통하여 단자(OUT)로부터 출력된다. 이때 래치 회로(174)는 2단의 인버터로 구성되는 버퍼 회로로서 기능한다.
리시버(144)가 스탠바이 모드(및 신호(STBE)가 "H")일 때 래치 회로(174)는 액티브이다. 신호(STBE)가 "H"일 때 클록드 인버터(175)는 비(非)액티브이고, 증폭 회로(161)의 출력 단자와 단자(OUT)는 서로 전기적으로 접속되지 않는다. 클록드 인버터(176)는 액티브이고, 클록드 인버터(176)와 인버터(178)가 래치 회로를 구성한다. 이 래치 회로는 스탠바이 모드 직전의 인버터(177)에 입력되는 신호를 유지한다. 따라서 스탠바이 모드에서는 리시버(144)의 단자(OUT)의 논리는 스탠바이 모드 직전의 단자(OUT)의 논리와 같은 논리에 고정된다.
풀 업 회로(172), 풀 다운 회로(173), 또는 래치 회로(174)는 도 2에 도시된 리시버(140)의 출력단에 제공되어도 좋다.
<<바이어스 전압 생성 회로(180)>>
여기서는 리시버(140)에 바이어스 전압 Vbs1, 바이어스 전압 Vbs2, 바이어스 전압 Vcs1, 및 바이어스 전압 Vcs2를 공급하는 바이어스 전압 생성 회로에 대하여 설명한다. 도 7에 도시된 바이어스 전압 생성 회로(180)는 동작 모드로서 스탠바이 모드를 가진다.
전원 전압 Vddd 및 전원 전압 Vssd, 참조 전류 Iref, 및 신호(STBE 및 STBEB)는 바이어스 전압 생성 회로(180)에 입력된다. 바이어스 전압 생성 회로(180)는 참조 전류 Iref에 기초한 바이어스 전압 Vbs1, 바이어스 전압 Vcs1, 바이어스 전압 Vbs2, 및 바이어스 전압 Vcs2를 생성한다. 예를 들어 참조 전류 Iref는 밴드 갭 레퍼런스 회로에 의하여 생성된다.
바이어스 전압 생성 회로(180)의 트랜지스터는 LV 디바이스이다. 도 7에 있어서 트랜지스터(NL51 내지 NL54, PL51, 및 PL52)는 스탠바이 모드를 실현하기 위하여 제공된다. 신호(STBE)가 "H"(및 신호(STBEB)가 "L")일 때, 참조 전류 Iref에 상관없이, 바이어스 전압 생성 회로(180)는 바이어스 전압 Vbs1 및 바이어스 전압 Vcs1로서 전압 Vssd를 출력하고, 바이어스 전압 Vbs2 및 바이어스 전압 Vcs2로서 전압 Vddd를 출력한다.
바이어스 전압 생성 회로(180)를 사용하면 스탠바이 모드에서 리시버(140)의 증폭 회로(150) 내의 모든 전류원 및 모든 캐스코드 트랜지스터를 오프로 할 수 있고, 증폭 회로(161)의 트랜지스터(PL23)를 오프로 할 수 있다. 즉 스탠바이 모드에서의 리시버(140)의 소비전력을 저감시킬 수 있다.
바이어스 전압 생성 회로(180)는 리시버(141)의 바이어스 전압 생성 회로로서 사용할 수 있다. 이 경우 리시버(141)에 트랜지스터(NL31, NL32, PL31, 및 PL32)를 제공하지 않아도 된다. 리시버(142 내지 144)에 대해서도 동일한 것이 적용된다.
본 실시형태에 따르면 레벨시프터가 필요 없는 리시버를 제공할 수 있다. 본 실시형태의 리시버는 트랜스미터로부터 송신되는 차동 신호를 수신하는 차동 쌍만을 MV 디바이스로 구성하고, 다른 트랜지스터를 LV 디바이스로 할 수 있다. 이 결과 본 실시형태에 따르면, 동작 주파수의 향상, 전달 지연 시간의 단축, 회로 면적의 축소, 또는 통상 동작 시의 소비전력의 저감 등을 달성할 수 있다. 리시버가 스탠바이 모드를 지원하는 구성이면 스탠바이 시의 소비전류를 저감시킬 수 있다.
<<LVDS 리시버 IC>>
LVDS 리시버 IC의 구성의 예에 대하여 이하에서 설명한다.
<구성의 예 1>
도 8은 4개의 입력 채널을 가지는 LVDS 리시버 IC의 구성의 예를 도시한 것이다. LVDS 리시버 IC(200)는 리시버(210<1> 내지 210<4>), 바이어스 전압 생성 회로(212), 참조 전류 생성 회로(213), 로직 회로(215), 및 핀(RINP1 내지 RINP4, RINN1 내지 RINN4, ROT1 내지 ROT4, VH1, VL1, 및 CE)을 포함한다.
핀(RINP1 내지 RINP4 및 RINN1 내지 RINN4)은 차동 신호용 입력 핀이다. LVDS 리시버 IC(200) 내에 핀(RINP1)과 핀(RINN1)을 종단하기 위한 저항이 제공된다. 다른 차동 신호용 입력 핀도 비슷하게 종단된다.
핀(ROT1 내지 ROT4)은 싱글 엔드 신호용 출력 핀이다. 핀(VH1 및 VL1)은 전원 전압용 입력 핀이고, 예를 들어 전원 전압 Vddd는 핀(VH1)에 입력되고, 접지 전압(GND)은 핀(VL1)에 입력된다. 핀(CE)은 칩 인에이블 신호용 입력 핀이다.
로직 회로(215)는 칩 인에이블 신호에 기초하여 신호(STBE 및 STBEB)를 생성한다. 칩 인에이블 신호가 "H"이면 신호(STBE)는 "L"(및 신호(STBEB)는 "H")이고, 칩 인에이블 신호가 "L"이면 신호(STBE)는 "H"(및 신호(STBEB)는 "L")이다. 신호(STBE 및 STBEB)는 리시버(210)에 입력된다. 리시버(210)로서는 스탠바이 기능을 가지는 리시버를 사용하고, 여기서는 리시버(143)(도 5)를 사용한다. 칩 인에이블 신호가 "L"인 동안 리시버(210)는 스탠바이 상태이다.
바이어스 전압 생성 회로(212)는 리시버(210)에 바이어스 전압을 공급한다. 참조 전류 생성 회로(213)에 의하여 생성된 참조 전류가 바이어스 전압 생성 회로(212)에 공급된다. 바이어스 전압 생성 회로(212)로서 스탠바이 기능을 가지는 바이어스 전압 생성 회로(180)를 사용하여도 좋다. 이 경우 예를 들어 리시버(210)를 리시버(140)(도 2) 및 풀 다운 회로(173)(도 5)로 구성하면, 바이어스 전압 생성 회로(212)를 스탠바이 상태로 들어가게 함으로써 리시버(210)를 스탠바이 상태로 들어가게 할 수 있다.
<구성의 예 2>
도 9는 LVDS 리시버 IC의 구성의 예를 도시한 것이다. LVDS 리시버 IC(201)는 4개의 입력 채널을 가지고 32(4×8)비트의 병렬 데이터 신호를 출력하는 기능을 가진다. LVDS 리시버 IC(201)는 직병렬 변환기의 기능을 가진다. LVDS 리시버 IC(201)는 리시버(210<1> 내지 210<5>), 직렬 병렬(S/P)변환 회로(220<1> 내지 220<4>), 위상 동기 루프(PLL) 회로(221), 바이어스 전압 생성 회로(212), 참조 전류 생성 회로(213), 로직 회로(215), 및 핀(RINP1 내지 RINP4, RINN1 내지 RINN4, CKINP, CKINN, ROT1_1 내지 ROT1_8, ROT2_1 내지 ROT2_8, ROT3_1 내지 ROT3_8, ROT4_1 내지 ROT4_8, RCKO, VH1, VL1, 및 CE)을 포함한다.
LVDS 리시버 IC(201)는 4개의 데이터 레인 및 1개의 클록 레인을 포함한다. 클록 레인에는 핀(CKINP 및 CKINN)으로부터 차동 클록 신호(RCLK_P 및 RCLK_N)가 입력된다. 리시버(210<5>)는 차동 클록 신호(RCLK_P 및 RCLK_N)를 싱글 엔드 클록 신호로 변환한다. PLL 회로(221)는 싱글 엔드 클록 신호로부터 클록 신호(CLKOUT) 및 샘플링 신호(SMP1 내지 SMP8)를 생성한다. 샘플링 신호(SMP1 내지 SMP8)는 직렬 병렬 변환 회로(220<1> 내지 220<4>)에 입력된다. 클록 신호(CLKOUT)는 핀(RCKO)으로부터 출력된다.
j 번째(j는 1 내지 4의 정수(整數))의 데이터 레인에 있어서 차동 데이터 신호(DINj_P 및 DINj_N)는 핀(RINPj 및 RINNj)으로부터 입력된다. 리시버(210<j>)는 차동 데이터 신호(DINj_P 및 DINj_N)를 싱글 엔드 데이터 신호로 변환한다. 직렬 병렬 변환 회로(220<j>)는 샘플링 신호(SMP1 내지 SMP8)에 따라 리시버(210<j>)의 출력 신호를 샘플링함으로써 8비트의 데이터 신호(데이터 신호(DOj[7:0]))로 변환한다. 데이터 신호(DOj[7:0])는 핀(ROTj_1 내지 ROTj_8)으로부터 출력된다.
본 실시형태의 리시버는 LVDS 리시버에 한정되지 않고 차동 신호를 수신하는 다양한 리시버로서 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 LVDS 전송 시스템을 포함하는 반도체 장치의 예로서, 표시 시스템 및 터치 패널 시스템 등에 대하여 설명한다.
<<표시 시스템(240)>>
도 10의 (A)는 표시 시스템의 구성의 예를 도시한 블록도이다. 표시 시스템(240)은 프로세싱 유닛(250), 전원 회로(254), 및 표시 장치(270)를 포함한다. 표시 장치(270)는 화소 어레이(280), 게이트 드라이버 회로(290A 및 290B), 스위치 어레이(295 및 296), 및 표시 컨트롤러 IC(300)를 포함한다.
프로세싱 유닛(250)은 실행 유닛(251) 및 메모리 장치(252)를 포함한다. 실행 유닛(251)은 프로그램을 실행하는 기능을 가진다. 예를 들어 실행 유닛(251)은 ALU(연산 장치)이고, 메모리 장치(252)는 캐시 메모리이다. 또는 실행 유닛(251)은 CPU(central processing unit), MPU(microprocessor unit), 및 프로그래머블 로직 디바이스(예를 들어 FPGA) 등의 다양한 처리 장치 중 임의의 것으로 할 수 있다. 이 경우 메모리 장치(252)는 처리 장치의 메인 메모리로 하여도 좋고 또는 처리 장치의 캐시 메모리로 하여도 좋다. 표시 장치(270)가 전자 부품으로서 전자 기기에 내장되는 경우 프로세싱 유닛(250)은 전자 기기(호스트 장치)의 처리 장치이어도 좋다.
프로세싱 유닛(250)은 명령을 실행하고 표시 시스템(240)을 통괄적으로 제어하기 위한 회로이다. 프로세싱 유닛(250)은 외부로부터 입력되는 명령 및 메모리 장치(252)에 자장된 명령을 실행한다. 프로세싱 유닛(250)은 전원 회로(254) 및 표시 장치(270)를 제어하는 신호를 생성한다.
표시 시스템(240)은 사용 환경 또는 사용 패턴을 검지하기 위한 1 이상의 센서 장치를 포함한다. 예를 들어 표시 시스템(240)은 광 센서 장치(256), 경사 센서 장치(257), 및 개폐(open/close) 센서 장치(258)를 포함한다. 또한 여기서는 편의상 이들 센서 장치(256 내지 258)를 통틀어 센서 유닛(255)이라고 하는 경우가 있다. 센서 유닛(255)으로부터의 검지 신호는 프로세싱 유닛(250) 및 표시 장치(270)로 송신된다.
광 센서 장치(256)는 외광(5)의 조도를 측정하는 기능을 가진다. 광 센서 장치(256)는 외광(5)의 색온도를 측정하는 기능을 가져도 좋다. 경사 센서 장치(257)는 표시 장치(270)의 화면의 경사를 검지하기 위한 센서 장치이다. 개폐 센서 장치(258)는 표시 장치(270)가 조합되는 하우징의 개폐 상태를 검지하기 위한 센서 장치이다.
<표시 장치(270)>
여기서는 표시 장치(270)가 하이브리드 표시 장치인 예에 대하여 설명한다. 표시 장치(270)는 화소 어레이(280), 게이트 드라이버 회로(290A 및 290B), 스위치 어레이(295 및 296), 및 표시 컨트롤러 IC(300)를 포함한다. 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)는 화소 어레이(280)와 동일한 기판 위에 형성된 회로이다. 또한 화소 어레이(280)를 지지하는 기판은 화소 어레이(280)의 형성에 사용한 기판과 상이한 경우가 있다.
표시 장치(270)에는 1 이상의 표시 컨트롤러 IC(300)가 실장된다. 표시 컨트롤러 IC(300)의 개수는 화소 어레이(280)의 화소 수에 따라 결정된다. 표시 컨트롤러 IC(300)는 COG(chip on glass) 방식으로 실장되지만, 실장 방법에 특별한 한정은 없고, COF(chip on flexible) 방식 또는 TAB(tape automated bonding) 방식 등을 이용하여도 좋다. 표시 컨트롤러 IC(300)는 프로세싱 유닛(250)으로부터의 제어 신호 및 센서 유닛(255)으로부터의 검지 신호에 따라 표시 장치(270)의 동작을 통괄적으로 제어하는 기능을 가진다.
(화소 어레이(280))
화소 어레이(280)는 행 및 열의 매트릭스로 배열된 복수의 서브 화소(20)를 포함한다. 서브 화소(20)는 대응하는 행의 게이트선에 전기적으로 접속되고 대응하는 열의 소스선에 전기적으로 접속된다. 도 11의 (A)는 화소 어레이(280)의 구성의 예를 도시한 것이다.
도 11의 (A)는 1행 3열로 배열된 3개의 서브 화소(20)를 구체적으로 도시한 것이다. 서브 화소(20[j, 2k])는 제 j 행 제 2k 열의 서브 화소(20)를 나타낸다. 배선(GLL[j])는 제 j 행의 배선(GLL)을 나타낸다. 배선(SLE[k])는 제 k 열의 배선(SLE)을 나타낸다. 또한 j 및 k는 각각 1보다 큰 정수이다.
서브 화소(20)는 서브 화소(25 및 27)를 포함한다. 서브 화소(25)는 배선(GLL, SLL 및 CSL)에 전기적으로 접속된다. 서브 화소(27)는 배선(GLE, SLE, ML, 및 ANL)에 전기적으로 접속된다.
배선(GLL 및 GLE)은 게이트선이다. 배선(GLL)은 게이트 드라이버 회로(290A)에 전기적으로 접속되고, 배선(GLE)은 게이트 드라이버 회로(290B)에 전기적으로 접속된다. 또한 표시 장치(270)에 2개의 게이트 드라이버 회로(290A)가 제공되며, 한쪽은 홀수 행의 배선(GLL)에 전기적으로 접속되고 다른 쪽은 짝수 행의 배선(GLL)에 전기적으로 접속된다. 게이트 드라이버 회로(290B)에 대해서도 동일한 것이 적용된다.
배선(SLL 및 SLE)은 소스선이다. 배선(SLL[2k-1])과 배선(SLL[2k])은 배선(ML[k])을 끼우고 인접하여 제공된다. 배선(SLE[2k])과 배선(SLE[2k+1])은 인접하여 제공된다.
배선(SLL 및 SLE)은 스위치 어레이(295)를 통하여 표시 컨트롤러 IC(300)에 전기적으로 접속된다. 스위치 어레이(295)는 표시 컨트롤러 IC(300)에 전기적으로 접속되는 배선(SLL 및 SLE) 중에서 선택하는 기능을 가진다.
서브 화소(25)는 반사형 표시 화면을 구성한다. 서브 화소(27)는 발광형 표시 화면을 구성한다.
(서브 화소(25))
서브 화소(25)는 트랜지스터(M1), 용량 소자(C1), 및 LC(액정)소자(RE1)를 포함한다. LC소자(RE1)는 화소 전극, 공통 전극, 및 액정층을 포함한다. 여기서는 화소 전극은 외광을 반사하는 기능을 가지는 반사 전극이다. 전압 VCM은 공통 전극에 입력된다. 전압 VCM은 LC소자(RE1)의 공통 전압이고 전원 회로(254)에 의하여 공급된다. 배선(CSL)은 용량 소자(C1)에 전압을 인가하기 위한 용량선이다.
서브 화소(25)의 구성은 반사형 액정 표시 장치의 서브 화소의 구성과 동일하지만 서브 화소(25)의 구성은 이에 한정되지 않는다. 서브 화소(25)는 외광을 사용한 표시를 수행할 수 있는 구조를 기지기만 하면 된다. 서브 화소(25)에 사용되는 표시 소자의 예에는 MEMS 소자, 그리고 전기 영동, 입자 이동, 및 입자 회전 중 임의의 것을 사용한 표시 소자가 포함된다.
(서브 화소(27))
서브 화소(27)는 트랜지스터(M2 내지 M4), 용량 소자(C2), 및 EL(일렉트로루미네선스)소자(EE1)를 포함한다. EL소자(EE1)는 한 쌍의 전극(애노드(anode) 및 캐소드(cathode)) 및 한 쌍의 전극 간에 배치된 EL층을 포함한다. 도 11의 (A)의 예에서는 EL소자(EE1)의 화소 전극이 애노드이고 공통 전극이 캐소드이다. EL층은 발광 재료를 함유하는 층(발광층)을 적어도 포함한다. 또한 EL층에는 전자 수송 재료를 함유하는 층(전자 수송층) 또는 정공 수송 재료를 함유하는 층(정공 수송층) 등의 다른 기능층을 적절히 제공할 수 있다. EL소자는 유기 발광 재료를 함유하는 경우 유기 EL소자라고 하고, 무기 발광 재료를 함유하는 경우 무기 EL소자라고 한다. 서브 화소(27)의 표시 소자는 발광 소자이기만 하면 되고, 표시 소자는 EL소자에 한정되지 않는다. 발광 소자의 예에는 발광 다이오드, 발광 트랜지스터, 및 퀀텀닷(quantum-dot) 발광 다이오드가 포함된다.
EL소자(EE1)의 공통 전극에 입력되는 전압 VCT는 EL소자(EE1)의 공통 전압이다. 배선(ANL)은 애노드선이고 전압 VCT보다 높은 전압이 입력된다.
트랜지스터(M2)는 선택 트랜지스터이고, 트랜지스터(M3)는 구동 트랜지스터이다. 용량 소자(C2)는 트랜지스터(M3)의 게이트 전압을 유지하기 위하여 제공된다.
트랜지스터(M4)는 EL소자(EE1)의 화소 전극과 배선(ML) 간의 전기적 접속을 제어하는 스위치로서 기능한다. 배선(ML)은 서브 화소(27)를 흐르는 전류를 검출하기 위한 모니터선이다. 또한 배선(ML)은 화소 전극에 정전압을 공급하는 전원선의 기능을 가진다. 배선(ML)은 스위치 어레이(296)를 통하여 표시 컨트롤러 IC(300)에 전기적으로 접속된다. 스위치 어레이(296)는 배선(ML)과 표시 컨트롤러 IC(300) 간의 전기적 접속을 제어하는 기능 및 정전압을 배선(ML)에 입력하는 기능을 가진다. 여기서는 홀수 열과 짝수 열에 의하여 하나의 배선(ML)이 공유된다.
서브 화소(20)에 있어서 트랜지스터(M3)는 백 게이트를 가진다. 트랜지스터(M3)의 백 게이트와 게이트 간의 전기적 접속에 의하여 트랜지스터(M3)의 전류 구동 능력을 향상시킨다. 트랜지스터(M3)의 백 게이트는 트랜지스터(M3)의 드레인 또는 소스에 전기적으로 접속되어도 좋다. 트랜지스터(M1)는 백 게이트를 가져도 좋고, 이 백 게이트가 트랜지스터(M1)의 게이트, 드레인, 또는 소스에 전기적으로 접속되어도 좋다. 트랜지스터(M1, M2, 및 M4)에 대해서도 동일한 것이 적용된다.
표시 장치(270)가 컬러 화상을 표시하는 경우, 상이한 표시색을 표시하는 복수의 서브 화소(20)로 하나의 화소가 구성된다. 예를 들어 적색(R), 녹색(G), 및 청색(B)을 각각 표시하는 3개의 서브 화소(20)로 하나의 화소를 구성할 수 있다.
본 명세서에서는 서브 화소로 표시되는 색에 따라 구성요소를 구별하기 위하여 "R" 또는 "_R" 등의 식별기호를 부호에 붙인다. 예를 들어 서브 화소(20R)는 적색을 표시하는 서브 화소(20)를 나타낸다. 배선(SLL_G[k])은 녹색용 데이터 신호가 입력되는 제 k 번째 배선(SLL)을 나타낸다.
화소의 구성은 상술한 예에 한정되지 않는다. 예를 들어 1개의 서브 화소(20R), 1개의 서브 화소(20G), 및 2개의 서브 화소(20B)로 화소를 구성할 수 있다. 상이한 색을 표시하는 4개의 서브 화소(20)로 단위 화소를 구성할 수 있다. 이 경우 4개의 색의 조합의 예에는 [R, G, B, W(백)], [R, G, B, Y(황)], 및 [R, G, B, 및 C (시안)]이 포함된다.
상기 색에 따라 서브 화소(27)의 트랜지스터의 크기를 다르게 하여도 좋다. 예를 들어 R, G, 및 B의 3개의 서브 화소(20)로 화소가 구성되는 경우, 서브 화소(27B)의 트랜지스터(M3)는 서브 화소(27R 및 27G)의 트랜지스터(M3)보다 짧은 채널 폭을 가진다.
화소 어레이(280)에 있어서 서브 화소(25)는 반사형 표시 화면을 구성하고, 서브 화소(27)는 발광형 표시 화면을 구성한다. 표시 장치(270)의 표시 원리에 대하여 도 11의 (B)를 참조하여 설명한다.
도 11의 (B)는 표시 장치(270)의 적층 구조를 모식적으로 도시한 것이다. 표시 장치(270)는 기판(401)과 기판(402) 간에 트랜지스터층(410), EL소자층(411), 및 LC층(412)을 포함한다. 밀봉제(405)에 의하여 형성된 기판(402)과 트랜지스터층(410) 간의 틈에 LC층(412)이 존재한다. 도 11의 (B)의 예에서 트랜지스터층(410) 및 EL소자층(411)은, 제작에 사용된 지지 기판으로부터 분리된 후, 기판(401)에 장착된다.
트랜지스터층(410)은 화소 어레이(280), 게이트 드라이버 회로(290A 및 290B), 및 스위치 어레이(295 및 296)에 포함되는 소자가 제공되는 층이다. 이들 소자의 예에는 트랜지스터, 용량 소자, 정류 소자, 및 저항 소자가 있다. 트랜지스터층(410)은 2개 이상 적층된 트랜지스터층을 포함하여도 좋다.
트랜지스터층(410)에 제공되는 트랜지스터 및 용량 소자 등의 각종 소자의 디바이스 구조에 특별한 한정은 없다. 디바이스 구조는 화소 어레이(280), 게이트 드라이버 회로(290A 및 290B), 및 스위치 어레이(295 및 296)의 기능에 맞춰 선택된다. 게이트의 구조에 의하여 분류되는 트랜지스터의 구조의 예에는 톱 게이트 구조, 보텀 게이트 구조, 게이트(프런트 게이트)와 보텀 게이트의 양방이 제공된 듀얼 게이트 구조, 및 복수의 채널 형성 영역을 포함하는 멀티 채널 구조(멀티 게이트 구조라고도 함)가 있다. 트랜지스터의 채널 형성 영역(반도체층)에 포함되는 반도체의 종류(예를 들어 조성 및 결정 구조)에 특별한 한정은 없다. 채널 형성 영역에 사용되는 반도체는 단결정 반도체와 비단결정 반도체로 대별된다. 비단결정 반도체의 예에는 다결정 반도체, 미결정 반도체, 및 비정질 반도체가 포함된다. 반도체 재료의 예에는 Si, Ge, 또는 C 등의 제 14 족 원소를 한 가지 이상 함유하는 반도체(예를 들어 실리콘, 실리콘 저마늄, 및 탄소화 실리콘), 금속 산화물 반도체, 및 질화 갈륨 등의 화합물 반도체가 포함된다.
트랜지스터층(410)에서는 LC소자(RE1)의 화소 전극(415), EL소자(EE1)의 화소 전극(416), 및 단자부(417)가 제공된다. 화소 전극(415)은 반사 전극이고 화소 전극(416)은 투과 전극이다. 화소 전극(415)은 EL소자(EE1)로부터의 광(426)을 추출하기 위하여 개구(415a)를 가진다. 표시 컨트롤러 IC(300) 및 FPC(406)는 단자부(417)에 전기적으로 접속된다. FPC(406)는 프로세싱 유닛(250)과 표시 컨트롤러 IC(300) 간의 전송로로서 기능한다.
EL소자층(411)에서는 EL층, 및 EL소자(EE1)의 공통 전극(418)이 제공된다. 공통 전극(418)은 반사 전극이다. 기판(402)에는 LC소자의 공통 전극(419), 및 컬러 필터(420) 등이 제공된다. 기판(402)의, 외광(424)이 입사되는 표면에 광학 필름(예를 들어 편광 필름, 위상차 필름, 프리즘 시트, 또는 반사 방지 필름) 등을 제공하여도 좋다.
표시 장치(270)는 외광을 사용하여 표시를 수행하는 반사형 표시 장치 및 발광 소자로부터의 광을 사용하여 표시를 수행하는 발광형 표시 장치의 양방의 기능을 가지는 하이브리드 표시 장치이다. 외광(424)은 기판(402)을 통하여 들어오고, 컬러 필터(420), 공통 전극(419), 및 LC층(412)을 통하여 투과되고 화소 전극(415)에 의하여 반사된다. 화소 전극(415)에 의하여 반사된 광(425)은 LC층(412), 공통 전극(419), 및 컬러 필터(420)를 통과하여 기판(402)을 통하여 사출된다. 광(425)의 휘도는 화소 전극(415)과 공통 전극(419) 간의 전위차에 의하여 결정된다. 광(426)의 휘도는 화소 전극(416)과 공통 전극(418) 간을 흐르는 전류에 의하여 결정된다. 광(426)은 공통 전극(418)에 의하여 반사되고, 화소 전극(415)의 개구(415a)를 통과하여, LC층(412), 공통 전극(419), 및 컬러 필터(420)를 통하여 투과되고 기판(402)을 통하여 추출된다.
도 12, 도 13의 (A), 및 (B)는 하이브리드 표시 장치의 화소 어레이의 다른 구성의 예를 도시한 것이다.
<<화소 어레이(281)>>
도 12에 도시된 화소 어레이(281)는 화소 어레이(280)의 변형예이다(도 11의 (A) 참조). 화소 어레이(281)는 배선(ML)을 포함하지 않는다. 화소 어레이(281)는 서브 화소(21)를 포함한다. 서브 화소(21)는 각각 서브 화소(25) 및 서브 화소(28)를 포함한다. 서브 화소(28)는 EL소자(EE2), 트랜지스터(M5 및 M6), 및 용량 소자(C3)를 포함한다. 서브 화소(28)에, 서브 화소(27)와 같이, 트랜지스터(M6)의 게이트와 EL소자(EE2)의 화소 전극 간의 전압을 유지하는 유지 용량을 제공하여도 좋다.
<<화소 어레이(282)>>
화소 어레이(282)는 서브 화소(22) 및 배선(GLL, GLE1, GLE2, SLL, SLE1, SLE2, CSL, 및 ANL)를 포함한다. 서브 화소(22)는 각각 서브 화소(25) 및 서브 화소(27a 내지 27d)를 포함한다. 서브 화소(27a 내지 27d)는 서브 화소(27)와 비슷한 구성을 가진다.
배선(GLE1)은 서브 화소(27a 및 27b)를 선택하기 위한 게이트선이다. 배선(GLE2)은 서브 화소(27c 및 27d)를 선택하기 위한 게이트선이다. 배선(SLE1)은 서브 화소(27a 및 27c)에 데이터 신호를 전송하기 위한 소스선이다. 배선(SLE2)은 서브 화소(27b 및 27d)에 데이터 신호를 전송하기 위한 소스선이다.
도 13의 (A)의 예에서는 1개의 서브 화소(22)가 화소를 구성할 수 있다. 예를 들어 반사형 서브 화소(25)는 흑백 화상(흑과 백의 2치 화상 또는 그레이 스케일 화상)을 표시하는 데에 사용되고, 4개의 발광형 서브 화소(27a 내지 27d)는 컬러 화상을 표시하는 데에 사용된다. 이 경우 서브 화소(27a 내지 27d)에 의하여 표시되는 색을 예를 들어 각각 R, G, B, 및 W로 하면 좋다.
<<화소 어레이(283)>>
도 13의 (B)에 도시된 화소 어레이(283)는 화소 어레이(282)의 변형예이고 서브 화소(22) 대신에 서브 화소(23)를 포함한다. 화소 어레이(283)는 배선(ML)을 포함하지 않는다. 서브 화소(23)는 각각 서브 화소(25) 및 서브 화소(28a 내지 28d)를 포함한다. 서브 화소(28a 내지 28d)는 서브 화소(28)와 비슷한 구성을 가진다. 서브 화소(22)와 같이 1개의 서브 화소(23)가 화소를 구성할 수 있다.
본 실시형태의 표시 시스템에 있어서 표시 장치는 하이브리드 표시 장치에 한정되지 않는다. 예를 들어 액정 표시 장치, EL 표시 장치, 전자 종이 표시 장치, 및 퀀텀닷 표시 장치 등의 다양한 표시 장치가 사용될 수 있다.
<<표시 컨트롤러 IC(300)>>
도 10의 (B)는 표시 컨트롤러 IC(300)의 구성의 예를 도시한 것이다. 표시 컨트롤러 IC(300)는 인터페이스 회로(310 및 318), 컨트롤러 유닛(315), 및 드라이버 회로 유닛(317)을 포함한다.
인터페이스 회로(310)는 프로세싱 유닛(250), 전원 회로(254), 및 센서 유닛(255)과의 인터페이스이다. 프로세싱 유닛(250)으로부터 송신되는 데이터 신호를 수신하기 위하여 LVDS 리시버 유닛(312)이 포함된다. 데이터 신호는 디지털 형식의 비디오 그레이 스케일 데이터 신호이고 그레이 레벨을 나타낸다. 데이터 신호는 프로세싱 유닛(250)의 LVDS 트랜스미터 유닛에 의하여 차동 신호로 변환된다. LVDS 리시버 유닛(312)은 데이터 신호를 싱글 엔드 신호로 변환하고 그것을 컨트롤러 유닛(315)에 출력한다.
컨트롤러 유닛(315)은, 프로세싱 유닛(250)으로부터 송신되는 제어 신호 또는 센서 유닛(255)으로부터 송신되는 신호 등에 따라 수신한 데이터 신호를 화상 처리하는 기능을 가진다. 컨트롤러 유닛(315)은 드라이버 회로 유닛(317) 및 게이트 드라이버 회로(290A 및 290B)를 위한 타이밍 신호를 생성하는 기능을 가진다. 게이트 드라이버 회로(290A 및 290B)를 위한 타이밍 신호는 드라이버 회로 유닛(317)에 의하여 레벨 시프트된 후 인터페이스 회로(318)로부터 출력된다.
드라이버 회로 유닛(317)은 컨트롤러 유닛(315)에 의하여 처리된 데이터 신호를 아날로그 신호로 변환하여 아날로그 그레이 스케일 데이터 신호를 생성한다. 아날로그 그레이 스케일 데이터 신호는 인터페이스 회로(318) 및 스위치 어레이(295)를 통하여 화소 어레이(280)에 입력된다.
화소 어레이(280)의 배선(ML)을 흐르는 전류 신호는 스위치 어레이(296) 및 인터페이스 회로(318)를 통하여 드라이버 회로 유닛(317)에 입력된다. 드라이버 회로 유닛(317)은 전류 신호를 디지털 신호로 변환하고 그것을 컨트롤러 유닛(315)에 출력한다. 컨트롤러 유닛(315)은 이 신호에 따라 화상 처리를 수행하는 기능을 가진다.
<LVDS 리시버 유닛(312)>
도 14는 LVDS 리시버 유닛(312)의 구성의 예를 도신한 것이다. LVDS 리시버 유닛(312)은 표시 컨트롤러 IC(300)의 핀(P1)에 전기적으로 접속된다.
여기서는 데이터 신호는 12비트의 그레이 스케일 데이터 신호이다. 프로세싱 유닛(250)으로부터 송신되는 신호(STBE) 및 12비트의 데이터 신호(DRA[11:0] 및 DRB[11:0])는 핀(P1)을 통하여 LVDS 리시버 유닛(312)에 입력된다. LVDS 리시버 유닛(312)은 데이터 신호(DRA[11:0] 및 DRB[11:0])를 싱글 엔드 데이터 신호(DRO[11:0])로 변환한다. 데이터 신호(DRO[11:0])는 컨트롤러 유닛(315)에 입력된다.
LVDS 리시버 유닛(312)은 12개의 데이터 레인 및 바이어스 전압 생성 회로(314)를 포함한다. 리시버(313)는 각 레인에 제공된다. 바이어스 전압 생성 회로(314)는 리시버(313)에 사용되는 바이어스 전압을 생성한다.
리시버(313)는 LVDS 리시버이고 한 쌍의 입력 단자는 종단된다. 리시버(313)로서 실시형태 1의 리시버를 사용할 수 있다. 리시버(313)는 스탠바이 기능을 가지는 것이 바람직하고, 여기서는 리시버(313)로서 리시버(143)(도 5)를 사용한다. 예를 들어 신호(STBE)는 프로세싱 유닛(250)으로부터 송신된다. 리시버(313)를 위한 바이어스 전압 생성 회로 및 바이어스 전류 생성 회로는 컨트롤러 유닛에 제공된다. 신호(STBE)는 컨트롤러 유닛(315) 및 드라이버 회로 유닛(317)에도 입력된다.
<<컨트롤러 유닛(315)>>
도 15는 컨트롤러 유닛(315)의 구성의 예를 도시한 것이다. 컨트롤러 유닛(315)은 컨트롤러(330), 클록 생성 회로(332), 타이밍 컨트롤러(333), 레지스터(334), 프레임 메모리(335), 라인 메모리(336), 디코더(338), 및 화상 처리 유닛(340)을 포함한다. 컨트롤러 유닛(315)에 포함되는 회로 및 그의 기능은 프로세싱 유닛(250)의 규격 및 표시 장치(270)의 사양(仕樣) 등에 따라 적절히 선택된다.
컨트롤러(330)는 프로세싱 유닛(250) 및 센서 유닛(255)으로부터 송신되는 신호에 따라 컨트롤러 유닛(315)을 통괄적으로 제어한다. 컨트롤러(330)는 센서 유닛(255)을 제어하는 기능을 가진다. 컨트롤러(330)는 전원 회로(254)를 제어하는 기능을 가져도 좋다.
클록 생성 회로(332)는 표시 컨트롤러 IC(300)에서 사용되는 클록 신호를 생성한다. 타이밍 컨트롤러(333)는 드라이버 회로 유닛(317) 및 게이트 드라이버 회로(290A 및 290B)에서 사용되는 타이밍 신호(예를 들어 스타트 펄스 신호 및 클록 신호)를 생성하는 기능을 가진다. 레지스터(334)는 컨트롤러(330), 화상 처리 유닛(340), 및 프로세싱 유닛(250) 등에 의하여 생성되는 데이터를 저장한다. 데이터의 예에는, 화상 처리 유닛(340)에서 보정 처리를 수행하기 위하여 사용되는 파라미터 및 타이밍 컨트롤러(333)에서 각종 타이밍 신호의 파형을 생성하기 위하여 사용되는 파라미터 등이 포함된다.
프레임 메모리(335)는 데이터 신호(DRO[11:0])를 저장하기 위한 메모리이다. 프레임 메모리(335)로부터 판독된 데이터 신호를 디코더(338)에 의하여 감압한(decompression) 후 화상 처리 유닛(340)으로 송신된다. 또는 데이터 신호(DRO[11:0])를 디코더(338)에 의하여 감압하고, 그 감압된 데이터 신호를 프레임 메모리(335)에서 저장하여도 좋다. 데이터 신호의 감압이 필요 없는 경우, 처리는 디코더(338)에서 수행되지 않는다.
화상 처리 유닛(340)은 데이터 신호에 각종 화상 처리를 수행하는 기능을 가진다. 예를 들어 화상 처리 유닛(340)은 감마 보정 회로(341), 디밍(dimming) 회로(342), 토닝(toning) 회로(343), 및 EL 보정 회로(344)를 포함한다.
서브 화소(27)를 흐르는 전류를 검출하는 전류 검출 회로가 드라이버 회로 유닛(317)에 제공되는 경우, EL 보정 회로(344)는 제공된다. EL 보정 회로(344)는 드라이버 회로 유닛(317)의 전류 검출 회로로부터 송신되는 신호(CMO[11:0])에 기초하여 EL소자(EE1)의 휘도를 조정하는 기능을 가진다.
표시 장치(270)의 화소가 서브 화소(20R, 20G, 20B, 및 20W)로 구성되는 경우 화상 처리 유닛(340)은 RGB-RGBW 변환 회로를 포함하는 것이 바람직하다. RGB-RGBW 변환 회로는 RGB 그레이 스케일 데이터를 RGBW 그레이 스케일 데이터로 변환하는 기능을 가진다. 표시색의 변환은 RGB-RGBW 변환에 한정되지 않고 예를 들어 RGB-RGBY 변환 또는 그레이 스케일 변환 등이어도 좋다.
감마 보정, 디밍, 또는 토닝 등의 화상 보정 처리는, 입력의 그레이 스케일 데이터 X에 대하여 출력의 보정 데이터 Y를 생성하는 처리에 상당한다. 그레이 스케일 데이터 X를 보정 데이터 Y로 변환 하기 위한 파라미터는 레지스터(334)에 저장되어 있다. 컨트롤러(330)는, 프로세싱 유닛(250) 및 센서 유닛(255)으로부터 송신되는 신호에 따라 보정 처리가 최적화되기 위한 제어를 수행한다.
화상 처리 유닛(340)에 의하여 처리된 데이터 신호는 라인 메모리(336)에 일시적으로 저장된다. 라인 메모리(336)로부터 판독된 데이터 신호(DE[11:0])는 드라이버 회로 유닛(317)으로 송신된다. 도 16은 드라이버 회로 유닛(317)의 구성의 예를 도시한 것이다.
<<드라이버 회로 유닛(317)>>
핀(S)은 데이터 신호용 출력 핀이다. 핀(S)은 각각 스위치 어레이(295)를 통하여 배선(SLL 또는 SLE)에 전기적으로 접속된다. 핀(M)은 전류 신호용 입력 핀이다. 핀(M)은 각각 스위치 어레이(296)를 통하여 배선(ML)에 전기적으로 접속된다. 핀(P2)은 제어 신호용 출력 핀이다. 핀(P2)은 각각 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296) 중 임의의 것에 전기적으로 접속된다.
드라이버 회로 유닛(317)은 컨트롤 로직 회로(351), 시프트 레지스터(352), 래치 회로(353), 레벨시프터(354), 디지털-아날로그 변환 회로(DAC)(355), 증폭 회로(AMP)(356), 전류 검출 회로(360), 밴드 갭 레퍼런스 회로(BGR)(370), 바이어스 전압 생성 회로(BIAS)(372 및 373), 및 레벨시프터(375)를 포함한다. 전류 검출 회로(360)는 컨트롤 로직 회로(361), 적분 회로(362), 아날로그 디지털 변환 회로(ADC)(363), 및 병렬 직렬(P/S) 변환 회로(364)를 포함한다.
클록 신호(CKE) 및 데이터 신호(DE[11:0])는 컨트롤러 유닛(315)으로부터 컨트롤 로직 회로(351)에 입력된다. 컨트롤 로직 회로(351)는 클록 신호(CKE)를 사용함으로써 데이터 신호(DE[11:0])를 병렬 신호로 변환하여 데이터 신호(DBUS[143:0])를 생성한다. 데이터 신호(DBUS[143:0])는 내부 버스로 송신된다. 컨트롤 로직 회로(351)는 컨트롤러 유닛(315)으로부터 송신되는 신호로부터 시프트 레지스터(352)에서 사용되는 클록 신호 및 스타트 펄스 신호, 그리고 래치 회로(353)에서 사용되는 래치 컨트롤 신호 등을 생성한다.
시프트 레지스터(352)는 래치 회로(353)가 데이터 신호(DBUS[143:0])를 저장하는 타이밍을 제어하는 샘플링 신호를 생성한다.
시프트 레지스터(352)로부터의 샘플링 신호에 따라 래치 회로(353)는 데이터 신호(DBUS[143:0])를 저장한다. 래치 회로(353)의 각 라인이 12비트의 데이터 신호(데이터 신호(DLT[11:0]))를 저장한다. 래치 컨트롤 신호에 따라 래치 회로(353)의 모든 라인이 데이터 신호(DLT[11:0])를 레벨시프터(354)에 출력한다.
레벨시프터(354)의 각 라인은 래치 회로(353)로부터 출력된 데이터 신호(DLT[11:0])를 승압한 후, 그 승압된 데이터 신호를 출력한다. DAC(355)의 각 라인은 12비트의 데이터 신호를 아날로그 데이터 신호로 변환하는 기능 및 아날로그 데이터 신호의 극성을 결정하는 기능을 가진다. DAC(355)의 각 라인으로부터 출력되는 아날로그 데이터 신호는 증폭 회로(356)에 의하여 증폭되고 인터페이스 회로(318)를 통하여 핀(S)으로부터 출력된다.
핀(M)을 흐르는 전류 신호는 적분 회로(362)에 의하여 전압 신호로 변환된다. ADC(363)는 전압 신호를 12비트의 디지털 신호로 변환한다. 병렬 직렬 변환 회로(364)는 12비트의 병렬 신호를 직렬 신호로 변환하고 그 병렬 신호를 출력한다. 신호(CMO[11:0])는 병렬 직렬 변환 회로(364)의 출력 신호이다.
바이어스 전압 생성 회로(372)는 증폭 회로(356)에서 사용되는 바이어스 전압을 생성하고, 바이어스 전압 생성 회로(373)는 적분 회로(362)에서 사용되는 바이어스 전압을 생성한다. BGR(370)는 바이어스 전압 생성 회로(372 및 373)에서 사용되는 참조 전류를 생성하는 회로이다. BGR(370)는 LVDS 리시버 유닛(312)의 바이어스 전압 생성 회로(314)에서 사용되는 참조 전압도 생성한다(도 14 참조).
레벨시프터(375)는 컨트롤러 유닛(315)에 의하여 생성되는 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)의 제어 신호를 승압하기 위한 회로이다. 레벨시프터(375)에 의하여 승압된 제어 신호는 인터페이스 회로(318)를 통하여 핀(P2)으로부터 출력된다.
<<스위치 어레이(295)>>
도 17의 (A)는 스위치 어레이(295)의 구성의 예를 도시한 것이다. 스위치 어레이(295)는 스위치 회로(295a 및 295b)를 포함하고 표시 컨트롤러 IC(300)의 핀(S) 및 핀(P1)에 전기적으로 접속된다. 핀(P1)은 소스선을 선택하기 위한 신호(신호(SELL_R, SELL_G, SELL_B, SELE_O, 및 SELE_E))용 출력 핀이다. 여기서는 3개(RGB)의 서브 화소(20)로 화소가 구성된다.
스위치 어레이(295)는 시분할로 소스선을 구동하기 위하여 제공된다. 스위치 어레이(295)를 제공함으로써 표시 컨트롤러 IC(300)의 핀(S)의 수를 줄일 수 있다. 스위치 어레이(295)는 표시 컨트롤러 IC(300)의 핀(S)의 수 및 배선(SLE 및 SLL)의 수에 따라 적절히 제공된다.
스위치 회로(295a)는 데이터 신호가 입력되는 배선(SLL)을 선택하는 기능을 가진다. 도 17의 (B)는 스위치 회로(295a[k])의 구성의 예를 도시한 것이다. 스위치 회로(295a[k])는 2입력 6출력 디멀티플렉서(DeMUX)로 구성되고 트랜지스터(MS1 내지 MS6)를 포함한다. 스위치 회로(295a)는 표시 컨트롤러 IC(300)로부터 입력되는 데이터 신호를 셋(RGB)으로 분할하는 기능을 가진다. 예를 들어 표시 컨트롤러 IC(300)로부터 출력되는 데이터 신호가 R의 데이터 신호인 기간에, 신호(SELL_R)가 "H"이고, 데이터 신호는 배선(SLL_R[2k-1] 및 SLL_R[2k])에 입력된다.
스위치 회로(295b)는 데이터 신호가 입력되는 배선(SLE)을 선택하는 기능을 가진다. 도 17의 (C)는 스위치 회로(295b[k])의 구성의 예를 도시한 것이다. 스위치 회로(295b[k])는 3입력 6출력 디멀티플렉서(DeMUX)로 구성되고 트랜지스터(MS11 내지 MS16)를 포함한다. 스위치 회로(295b)는 표시 컨트롤러 IC(300)로부터 입력되는 R, G, 및 B의 데이터 신호의 각각을 2개로 분할하는 기능을 가진다. 신호(SELE_O)가 "H"일 때, 홀수 열의 배선(SLE_R, SLE_G, 및 SLE_B)에 데이터 신호가 입력된다. 신호(SELE_E)가 "H"일 때, 짝수 열의 배선(SLE_R, SLE_G, 및 SLE_B)에 데이터 신호가 입력된다.
<<스위치 어레이(296)>>
도 18의 (A)는 스위치 어레이(296)의 구성의 예를 도시한 것이다. 스위치 어레이(296)는 스위치 회로(296a)를 포함하고 표시 컨트롤러 IC(300)의 핀(M) 및 핀(P2)에 전기적으러 접속된다. 핀(P2)은 배선(ML)을 선택하기 위한 신호(신호(SELM1 내지 SELM3)) 및 신호(MPON)용 출력 핀이다. 전압 V0이 전원 회로(254)로부터 스위치 어레이(296)에 입력된다.
도 18의 (B)는 스위치 회로(296a[h])(hh는 1 이상의 정수)의 구성의 예를 도시한 것이다. 스위치 회로(296a[h])는 트랜지스터(MS31 내지 MS36)를 포함한다. 트랜지스터(MS31 내지 MS33)는 3입력 1출력 멀티플렉서를 구성한다. 트랜지스터(MS34 내지 MS36)의 각각은 배선(ML)에 전압 V0을 공급하기 위한 파워 스위치로서 기능한다.
화소 어레이(280)를 흐르는 전류를 검출하는 경우, 트랜지스터(MS34 내지 MS36)는 신호(MPON)에 의하여 오프가 된다. 신호(SELM1 내지 SELM3)에 따라 스위치 회로(296a[k])는 1 이상 또는 모든 배선(ML[3h-2] 내지 ML[3h])을 선택하고, 그 선택된 배선과 핀(M[h])을 서로 전기적으로 접속한다.
표시 시스템(240)이 화상을 표시하는 경우 배선(ML[3h-2] 내지 ML[3h])의 전압이 고정된다. 이 목적을 위하여 트랜지스터(MS31 내지 MS33)를 신호(SELM1 내지 SELM3)에 의하여 오프로 하고, 트랜지스터(MS34 내지 MS36)를 신호(MPON)에 의하여 온으로 한다.
<<표시 시스템의 동작 모드>>
표시 시스템(240)의 동작의 예에 대하여 이하에서 설명한다.
표시 시스템(240)은 3개의 표시 모드를 가질 수 있다. 제 1 표시 모드는 LC소자(RE1)와 EL소자(EE1) 양방으로 표시를 수행하는 모드(하이브리드 모드)이다. 제 2 표시 모드는 LC소자(RE1)만으로 표시를 수행하는 모드(LC 모드)이다. 제 3 표시 모드는 EL소자(EE1)만으로 표시를 수행하는 모드(EL 모드)이다. 도 11의 (B)의 표시 장치(270)의 표시 원리에 따르면 LC 모드는 반사 모드라고 할 수 있고, EL 모드는 발광 모드 또는 투과 모드라고 할 수 있다.
표시 모드는 표시 컨트롤러 IC(300)에 의하여 결정할 수 있다. 표시 컨트롤러 IC(300)의 컨트롤러(330)는 센서 유닛(255)의 검지 신호, 또는 사용자의 조작 등에 기초한 프로세싱 유닛(250)의 인터럽트 신호 등에 기초하여 표시 모드를 결정한다. 예를 들어 밝은 환경(예를 들어 맑은 날 낮의 옥외)에서는 LC 모드로 설정되고, 어두운 환경(예를 들어 밤의 옥외)에서는 EL 모드로 설정된다. 외광의 조도가 낮은 환경(예를 들어 조명이 비춘 옥내 및 흐린 날의 옥외), 즉 LC소자(RE1)에 의하여 반사된 광만을 사용하면 양호한 표시 품질을 얻을 수 없는 환경에서는 하이브리드 모드로 설정된다.
컨트롤러(330)는 결정한 표기 모드를 실행하기 위하여 제어 신호를 화상 처리 유닛(340)으로 송신한다. 제어 신호에 따라 화상 처리 유닛(340)은 표시 모드 및 표시 장치(270)의 구조에 따라 그레이 스케일 데이터 신호를 처리한다.
또한 프로세싱 유닛(250)이 표시 모드를 결정하고 결정된 표시 모드가 실행되도록 제어 신호를 표시 컨트롤러 IC(300)로 송신하여도 좋다.
<하이브리드 모드>
하이브리드 모드에서는 그레이 레벨에 대응하는 전압 레벨의 데이터 신호가 표시 컨트롤러 IC(300)로부터 배선(SLL 및 SLE)에 출력된다.
하이브리드 모드는 LC소자(RE1)에 의한 표시에 EL소자(EE1)에 의한 표시를 조합함으로써 화면의 색조를 보정하기 위하여 실행되는 경우가 있다. 이러한 색조 보정을 위해서는 광 센서 장치(256)가 외광(5)의 색조를 측정하는 추가적인 기능을 가져도 좋다. 예를 들어 저녁의 발그레한 환경에서 표시 시스템을 사용하는 경우, LC소자(RE1)에 의한 표시만으로는 B(청색) 성분이 부족하기 때문에 EL소자(EE1)를 발광하게 함으로써 화상의 색조를 보정할 수 있다.
<EL 모드>
표시 모드가 EL 모드로 설정된 경우 서브 화소(25)는 흑색을 표현한다. 그러므로 그레이 레벨이 0의 데이터 신호가 배선(SLL)용 핀(S)으로부터 출력된다.
<LC 모드>
표시 모드가 LC 모드로 설정된 경우 서브 화소(27)는 흑색을 표현한다. 바꿔 말하면 EL소자(EE1)를 발광시키지 않는다. 그러므로 그레이 레벨이 0의 데이터 신호가 배선(SLE)용 핀(S)으로부터 출력된다.
(IDS 구동)
정지 화상은, 각 프레임의 화상 신호의 데이터가 변화지 않기 때문에 서브 화소(20), 특히 서브 화소(25)의 데이터를 프레임마다 재기록할 필요가 없다. 이러한 관점에서 LC 모드로 정지 화상을 표시하는 데에 있어서, 1프레임 기간보다 긴 시간 서브 화소(20)의 데이터의 재기록을 일시적으로 정지하는 구동 방법을 수행하여도 좋다. 여기서는 이러한 구동 방법을 아이들링(idling) 스톱(IDS) 구동이라고 한다.
데이터를 재기록하는 빈도는 리프레시 레이트 등을 고려하여 결정한다. IDS 구동에 있어서의 데이터 유지 기간은 액정의 잔상(burn-in)을 고려하여 결정하고, 예를 들어 최장으로 1초이거나, 또는 0.5초 이하 또는 0.2초 이하 정도이다.
데이터의 재기록이 정지되는 기간 LVDS 리시버 유닛(312) 및 게이트 드라이버 회로(290A 및 290B) 등, 동작시킬 필요가 없는 회로를 스탠바이 모드로 할 수 있다. 이에 의하여 표시 장치(270)의 소비전력을 저감시킬 수 있다.
IDS 구동의 표시 품질을 통상 구동의 표시 품질과 동일하게 유지하기 위하여 서브 화소(25)의 용량 소자(C1)(도 11의 (A) 참조)로부터의 전하의 누설의 양을 가능한 한 적게 하는 것이 바람직하다. 이것은, 전하의 누설에 의하여 LC소자(RE1)에 인가되는 전압의 변동이 일어남으로써, 서브 화소(25)의 투과율이 변하기 때문이다. 이러한 이유로 트랜지스터(M1)는 오프 전류가 작은 트랜지스터인 것이 바람직하다. 이러한 트랜지스터의 예에는 금속 산화물 반도체를 사용하여 채널이 형성되는 트랜지스터(이하에사는 금속 산화물 트랜지스터 또는 OS 트랜지스터라고 하는 경우가 있음)가 있다. OS 트랜지스터가 Si 트랜지스터보다 오프 전류가 작은 이유는 금속 산화물을 함유하는 반도체의 밴드 갭이 Si 및 Ge의 밴드 갭보다 넓기(3.0eV 이상) 때문이다.
채널 형성 영역에 사용되는 산화물로서는, In-Sn-Ga-Zn 산화물, In-Ga-Zn 산화물, In-Sn-Zn 산화물, In-Al-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In 산화물, Sn 산화물, 또는 Zn 산화물 등의 금속 산화물을 사용할 수 있다. 또한 이들 금속 산화물은 SiO2 등의 다른 재료를 함유하여도 좋다. OS 트랜지스터의 산화물 반도체는 In 및 Zn 중 적어도 한쪽을 함유하는 것이 바람직하다.
전자 공여체로서 기능하는 수분 또는 수소 등의 불순물을 저감하고, 산소 빈자리도 저감함으로써, i형(진성) 또는 실질적으로 i형의 산화물 반도체가 얻어진다. 여기서는, 이러한 산화물 반도체를 고순도화된 산화물 반도체라고 한다. 고순도화된 산화물 반도체를 사용하여 채널을 형성함으로써, 채널 폭으로 정규화된 OS 트랜지스터의 오프 전류를 수yA/μm 내지 수zA/μm 정도로 작게 할 수 있다.
OS 트랜지스터의 오프 전류가 매우 작은 이유는 금속 산화물을 함유하는 반도체의 밴드 갭이 3.0eV 이상이기 때문이다. OS 트랜지스터가 채널 형성 영역에 금속 산화물을 함유하기 때문에 열 여기로 인한 누설 전류가 작고, 오프 전류가 매우 작다.
OS 트랜지스터는 내전압이 높다. 이것은 금속 산화물을 함유하는 반도체는 정공의 유효 질량이 크고 전자가 여기되기 어렵기 때문이다. 그래서 OS 트랜지스터에서는 실리콘 등을 포함한 일반적인 트랜지스터보다 애벌란시 항복(avalanche breakdown) 등이 일어나기 어렵다. 애벌란시 항복에 기인하는 핫 캐리어 열화 등이 억제되기 때문에 OS 트랜지스터는 높은 드레인 내압을 가지고, 높은 소스 드레인 전압으로 구동될 수 있다. 그러므로 OS 트랜지스터는 서브 화소(20)의 트랜지스터에 적합하다.
상기 금속 산화물을 반도체로서 트랜지스터에 사용함으로써, 높은 전계 효과 이동도 및 높은 스위칭 특성을 가지는 트랜지스터를 제공할 수 있다. 그러므로 OS 트랜지스터는 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)의 트랜지스터에 적합하다. 또한 OS 트랜지스터는 단채널 효과의 영향을 받기 어렵기 때문에, 채널 길이 짧은 OS 트랜지스터를 포함하는 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)로 하면 표시 장치(270)의 베젤을 슬림하게 할 수 있다.
IDS 구동에 의하여 정지 화상을 표시하는 표시 시스템의 바람직한 형태에는 전자책을 읽는 것, 디지털 카메라로 촬영한 사진을 보는 것, 및 홈 화면 또는 배경 화면을 표시하는 것 등이 있다. 즉 예를 들어 동일한 화상이 비교적 길게 표시되고 사용자의 조작에 의하여 화면 전체의 화상이 바뀌는 상황에서는 IDS 구동에 의하여 정지 화상을 표시하는 것이 바람직하다.
IDS 구동은 LC 모드뿐만 아니라 하이브이드 모드로도 수행될 수 있다. 정지 화상이 하이브이드 모드로 표시되는 경우 서브 화소(27)의 데이터를 프레임 기간마다 재기록하는 동안에, 서브 화소(25)의 데이터를 IDS 구동으로 재기록할 수 있다.
표시 시스템(240)에 있어서 경사 센서 장치(257) 또는 개폐 센서 장치(258)로부터의 검지 신호에 따라 표시 장치(270)를 제어할 수 있다. 예를 들어 경사 센서 장치(257)의 검지 신호를 사용하여 표시 장치(270)의 화면의 방향을 판정하고, 프로세싱 유닛(250) 또는 표시 컨트롤러 IC(300)에서 그레이 스케일 데이터 신호를 재배열한다. 그래서 화면의 방향이 변하는대로 화상을 회전시킬 수 있다.
예를 들어 개폐 센서 장치(258)는 폴더블 전자 기기(휴대 전화 또는 노트북형 퍼스널 컴퓨터 등)에 표시 시스템(240)이 사용되는 경우에 제공된다. 개폐 센서 장치(258)로부터의 검지 신호에 따라, 프로세싱 유닛(250) 또는 표시 컨트롤러 IC(300)는, 전자 기기가 접히고 표시부가 사용되지 않는 상태가 되었다고 판단하면 표시 장치(270)의 표시를 정지하는 제어를 수행한다.
표시 시스템(240)은 사용 환경의 조도에 따른 3개의 표시 모드(반사, 투과, 및 하이브리드 모드)를 가지기 때문에, 기상(청천, 우천, 또는 담천) 또는 시간(낮 또는 밤) 등에 상관없이 품질이 높은(콘트라스트가 높고 색조재현성이 높은) 화상을 표시할 수 있다. 그러므로 표시 시스템(240)은 다양한 장소에서 사용되는 휴대용 전자 기기의 표시부에 적합하다.
말할 나위 없이 본 표시 시스템은 휴대용 전자 기기 이외의 다양한 전자 기기의 표시부에 적용할 수 있다.
표시 시스템의 다른 구성의 예에 대하여 이하에서 설명한다. 이하에 예로 제기되는 표시 시스템은 표시 시스템(240)처럼 3개의 표시 모드(하이브리드, 투과, 및 반사 모드)를 가진다.
<<표시 시스템(241)>>
도 19는 표시 시스템의 구성의 예를 도시한 것이다. 도 19의 표시 시스템(241)은 도 10의 (A)에 도시된 표시 시스템(240)의 변형예이고, 표시 장치(270) 대신에 표시 장치(271)를 포함한다. 표시 장치(271)는 표시 장치(270)의 변형예이고 표시 컨트롤러 IC(300) 대신에 표시 컨트롤러 IC(301) 및 소스 드라이버 IC(303)가 실장되어 있다.
도 19의 예에서는 소스 드라이버 IC(303)는 COG 방식으로 실장된다. 예를 들어 표시 컨트롤러 IC(301)와 소스 드라이버 IC 간의 전송로로서 FPC를 사용한다. 도 20의 (A)는 표시 컨트롤러 IC(301)의 구성의 예를 도시한 것이고, 도 20의 (B)는 소스 드라이버 IC(303)의 구성의 예를 도시한 것이다.
(표시 컨트롤러 IC(301))
표시 컨트롤러 IC(301)는 인터페이스 회로(320 및 327) 및 컨트롤러 유닛(325)을 포함한다. 표시 컨트롤러 IC(301)는 드라이버 회로 유닛(317)을 제외하여 표시 컨트롤러 IC(300)에 상당한다. 컨트롤러 유닛(325)은 컨트롤러 유닛(315)과 비슷한 회로 구성을 가진다. 컨트롤러 유닛(325)에는 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)의 제어 신호를 승압하기 위한 레벨시프터(375)를 제공하여도 좋다.
인터페이스 회로(320)는 LVDS 리시버 유닛(322)을 포함한다. LVDS 리시버 유닛(322)은 차동 데이터 신호(DRA[11:0] 및 DRB[11:0])를 수신하고 싱글 엔드 데이터 신호(DRO[11:0])를 출력한다. LVDS 리시버 유닛(322)은 LVDS 리시버 유닛(312)과 비슷한 구성을 가진다.
인터페이스 회로(327)는 LVDS 트랜스시버 유닛(328)을 포함한다. LVDS 트랜스시버 유닛(328)은 LVDS 방식으로 그레이 스케일 데이터 신호를 소스 드라이버 IC(303)로 송신하기 위하여 제공된다. LVDS 트랜스시버 유닛(328)은 컨트롤러 유닛(325)에 의하여 생성된 데이터 신호(DC[11:0]) 및 클록 신호(CKC)를 차동 신호로 변환한다. LVDS 트랜스시버 유닛(328)은 데이터 신호(DA[11:0] 및 DB[11:0]) 및 클록 신호(CKA 및 CKB)를 출력한다.
(소스 드라이버 IC(303))
소스 드라이버 IC(303)는 인터페이스 회로(380 및 387) 그리고 드라이버 회로 유닛(385)을 포함한다. 드라이버 회로 유닛(385)은 드라이버 회로 유닛(317)과 비슷한 기능 및 회로 구성을 가진다. 인터페이스 회로(387)는 인터페이스 회로(318)와 비슷한 기능 및 구성을 가진다.
인터페이스 회로(380)는 LVDS 리시버 유닛(382)을 포함한다. LVDS 리시버 유닛(382)은 LVDS 리시버 유닛(312)과 비슷한 구성을 가지고, 클록 신호(CKA 및 CKB)를 수신하기 위한 클록 레인을 추가로 포함한다. LVDS 리시버 유닛(382)은 데이터 신호(DA[11:0] 및 DB[11:0]) 및 클록 신호(CKA 및 CKB)를 수신하고, 수신한 데이터 신호 및 클록 신호를 각각 싱글 엔드 데이터 신호(DE[11:0]) 및 클록 신호(CKE[11:0])로 변환한다.
<<표시 시스템의 변형예>>
도 21의 (A)는 표시 시스템의 다른 구성의 예를 도시한 것이다. 도 21의 (A)에 도시된 표시 시스템(242)은 도 19에 도시된 표시 시스템(241)에 터치 센서 디바이스(260)를 제공함으로써 얻어진 것이다. 터치 센서 디바이스(260)는 센서 어레이(261) 및 터치 센서 컨트롤러 IC(262)를 포함한다.
전원 회로(254)는 터치 센서 디바이스(260)에 전원 전압을 공급한다. 프로세싱 유닛(250)은 터치 센서 디바이스(260)를 제어하는 기능을 가진다. 터치 센서 디바이스(260)에 의하여 취득된 데이터는 프로세싱 유닛(250)으로 송신된다. 도 21의 (B)는 터치 센서 디바이스(260)의 구성의 예를 도시한 것이다.
<터치 센서 유닛>
도 21의 (B)는 터치 센서 디바이스(260)가 상호 용량 터치 센서 유닛인 예를 도시한 것이다. 터치 센서 디바이스(260)는 센서 어레이(261) 및 터치 센서 컨트롤러 IC(262)를 포함한다. 터치 센서 컨트롤러 IC(262)는 인터페이스 회로(263 및 264), 컨트롤러 회로 유닛(265), 드라이버 회로 유닛(266), 및 센싱 회로 유닛(267)을 포함한다.
센서 어레이(261)는 m개의 배선(DRL) 및 n개의 배선(SNL)을 포함하고, 여기서 m은 1 이상의 정수이고 n은 1 이상의 정수이다. 배선(DRL)은 드라이브선이고, 배선(SNL)은 센싱선이다. 용량 소자(CTqr)란 배선(DRL[q])과 배선(SNL[r]) 간에 형성되는 용량을 말한다.
m개의 배선(DRL)은 드라이버 회로 유닛(266)에 전기적으로 접속된다. 드라이버 회로 유닛(266)은 배선(DRL)을 구동하는 기능을 가진다. n개의 배선(SNL)은 센싱 회로 유닛(267)에 전기적으로 접속된다. 센싱 회로 유닛(267)은 배선(SNL)의 신호를 검지하는 기능을 가진다. 드라이버 회로 유닛(266)에 의하여 배선(DRL[q])이 구동될 때의 배선(SNL[r])의 신호는 용량 소자(CTqr)의 용량의 변화량의 정보를 가진다. 센싱 회로 유닛(267)은 검지한 신호의 디지털 변환 및 직렬 병렬 변환을 수행하는 기능을 가진다. 센싱 회로 유닛(267)으로부터 출력되는 데이터 신호는 인터페이스 회로(263)를 통하여 프로세싱 유닛(250)으로 송신된다.
프로세싱 유닛(250)은 터치 정보를 반영한 화상 데이터를 생성하고, 그 화상 데이터를 표시 컨트롤러 IC(301)로 송신한다. 표시 컨트롤러 IC(301)는 화상 데이터에서 터치 정보를 반영하는 신호 처리를 수행하여도 좋다.
일반적으로 터치 센서 디바이스의 구조는 아웃셀(외장)형과 내장형으로 대별된다. 내장 터치 센서 디바이스의 구조의 예에는 온셀형 및 인셀형이 있다. 또한 인셀형과 온셀형의 혼합인 하이브이드 인셀형이 알려져 있다. 터치 센서 디바이스(260)는 이 구조들 중 어느 것을 가져도 좋고, 화소 어레이(280)의 구조 등에 따라 결정된다.
인셀형 또는 하이브리드 인셀형의 터치 센서 디바이스(260)에 있어서 배선(DRL)을 구동하는 드라이버 회로를 게이트 드라이버 회로(290A 및 290B)와 함께 트랜지스터층(410)에 형성할 수 있다. 이러한 구성의 예에서는 내장 드라이버 회로 유닛을 포함하지 않는 터치 센서 컨트롤러 IC를 사용할 수 있다.
본 실시형태의 표시 시스템의 표시 장치는 다양한 표시 장치 중 임의의 것으로 할 수 있고 하이브리드 표시 장치에 한정되지 않는다. 예를 들어 액정 표시 장치, 전자 종이 표시 장치, 유기 EL(OLED) 표시 장치, 마이크로 LED 표시 장치, 또는 퀀텀닷 표시 장치 등을 사용할 수 있다.
본 실시형태의 표시 시스템에 있어서 실시형태 1의 리시버를 그레이 스케일 데이터를 수신하는 리시버로서 사용할 수 있으므로, 표시 컨트롤러 IC 및 소스 드라이버 IC의 소비전류를 저감할 수 있다. 또한 리시버를 높은 동작 주파수로 동작시킬 수 있으므로, 그레이 스케일 데이터의 비트 수 및 화소 수를 쉽게 증가할 수 있다. 예를 들어 8K의 영상 신호(12비트, 120Hz)의 표시를 수행할 수 있는 표시 시스템을 제공할 수 있다. 고해상도의 표시 시스템에 의한 그레이 레벨이 높은 화상의 표시는 사용자에게 임장감, 현실감, 및 깊이감를 강하게 체험하게 한다.
본 실시형태의 표시 시스템은 다양한 전자 기기의 표시부에 사용할 수 있다. 상술한 특징을 활용할 수 있는 전자 기기의 예에는 텔레비전 수신기(TV), VR(가상 현실) 헤드 마운트 디스플레이, 의료용 표시 장치(화상 진단 장치의 표시 장치), 그리고 항공기, 선박, 자동차, 또는 기계의 조작을 모의 실험하는 시뮬레이터 등이 있다.
본 실시형태의 표시 시스템을 적용할 수 있는 전자 기기의 몇 가지 구체적인 예에 대하여 도면을 참조하여 이하에서 설명한다.
전자 기기의 예에는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화(휴대폰 또는 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대 정보 단말, 음향 재생 장치, 및 파친코기 등의 대형 게임기 등이 포함된다. 플렉시블 전자 기기는 집 또는 빌딩 등의 건축물의 휘어진 내벽 또는 외벽의 표면, 또는 자동차의 휘어진 내장 또는 외장을 따라 조합할 수 있다. 도 22의 (A) 내지 도 24의 (C)는 전자 기기의 구조의 예를 도시한 것이다. 도 22의 (A) 내지 도 24의 (C)의 전자 기기의 표시부에는 실시형태 1의 표시 장치, 및 이 실시형태 1의 표시 장치에 터치 센서가 제공된 터치 패널을 사용할 수 있다.
도 22의 (A)에 도시된 정보 단말(2010)은 하우징(2011)에 조합된 표시부(2012), 조작 버튼(2013), 외부 접속 포트(2014), 스피커(2015), 및 마이크로폰(2016)을 포함한다. 여기서 표시부(2012)의 표시 영역은 휘어져 있다. 정보 단말(2010)은 배터리로 구동하는 휴대 정보 단말이고, 태블릿 정보 단말 또는 스마트폰으로서 사용될 수 있다. 정보 단말(2010)은 전화, 이메일, 일정 관리표, 인터넷 통신, 및 음악 재생 등의 기능을 가진다. 손가락 등으로 표시부(2012)를 터치함으로써, 정보를 입력할 수 있다. 전화를 걸거나 문자를 입력하는 등의 조작은 손가락 등으로 표시부(2012)를 터치함으로써 수행할 수 있다. 마이크로폰(2016)으로부터 음성을 입력함으로써 정보 단말(2010)을 조작할 수 있다. 조작 버튼(2013)을 누름으로써 전원의 온/오프 동작, 및 표시부(2012)의 화면 전환 등을 수행할 수 있다. 예를 들어 메일 작성 화면으로부터 메인 메뉴 화면으로 화상을 전환할 수 있다.
도 22의 (B)는 손목시계형 정보 단말의 일례를 도시한 것이다. 정보 단말(2030)은 하우징(2031), 표시부(2032), 용두(2033), 벨트(2034), 및 검지부(2035)를 포함한다. 정보 단말(2030)은 용두(2033)를 회전시킴으로서 조작할 수 있다. 표시부(2032)는 터치 패널을 포함하여도 좋고, 이 경우 손가락 등으로 표시부(2032)를 터치함으로써, 정보 단말(2030)을 조작할 수 있다.
검지부(2035)는 사용 환경의 정보 및 사용자의 생체 정보를 취득하는 기능을 가진다. 검지부(2035)는 적어도 조도 센서를 포함한다. 검지부(2035)에는 조도 센서 이외에, 마이크로폰, 촬상 소자, 가속도 센서, 방위 센서, 압력 센서, 온도 센서, 습도 센서, 또는 위치 센서(예를 들어 GPS(글로벌 측위 시스템)) 등을 제공하여도 좋다.
정보 단말(2010)과 정보 단말(2030)에 동일한 규격의 무선 통신 장치를 조합하면 무선 신호(2020)를 통한 쌍방향의 통신이 가능하다. 그래서 예를 들어 정보 단말(2010)이 이메일 또는 전화를 착신하면 정보 단말(2030)의 표시부(2032)에 이메일 또는 전화의 착신을 알리는 정보를 표시할 수 있다.
도 22의 (C)는 폴더블 정보 단말의 구조의 예를 도시한 것이다. 도 22의 (C)에 도시된 정보 단말(2050)은 하우징(2051), 표시부(2052), 및 힌지(2053)를 포함한다. 정보 단말(2050)도 휴대용 정보 단말이고, 정보 단말(2010)과 비슷한 기능을 가진다. 도 22의 (C)는 펼쳐진 상태의 정보 단말(2050)을 도시한 것이다. 도 22의 (E)는 접힌 상태의 정보 단말(2050)을 도시한 것이다. 도 22의 (D)는 펼치는 중 또는 접는 중의 정보 단말(2050)을 도시한 것이다. 접힌 상태로는 정보 단말(2050)의 휴대성이 향상되고, 펼쳐진 상태로는 넓은 표시 화면이 얻어지므로 정보 단말(2050)의 편리성이 높아진다.
표시부(2052)는 힌지(2053)로 연결된 3개의 하우징(2051)에 의하여 지지되어 있다. 힌지(2053)에 의하여 2개의 하우징(2051) 간의 접속 부분에서 정보 단말(2050)을 접음으로써, 정보 단말(2050)을 펼쳐진 상태로부터 접힌 상태로 가역적으로 바꿀 수 있다. 표시부(2052)는 예를 들어 곡률 반경 1mm 내지 150mm로 휠 수 있다.
정보 단말(2050)에는 표시부(2052)가 접힌 상태(도 22의 (E))인 것을 검지하고 검지 정보를 공급하는 개폐 센서가 제공되어도 좋다. 마찬가지로, 센서는 표시부(2052)가 펼쳐진 상태(도 22의 (C))인 것을 검지하여도 좋다. 표시부(2052)가 접힌 상태인 것을 센서가 검지하면 접힌 부분(또는 접힌 상태이기 때문에 사용자에게 보이지 않는 부분)의 표시를 정지하여도 좋고, 또는 터치 센서에 의한 검지를 정지하여도 좋다. 또한 표시부(2052)가 펼쳐진 것을 나타내는 정보를 취득하였을 때 표시 및 터치 센서에 의한 검지를 재개하도록 제어하여도 좋다.
도 22의 (F) 및 (G)는 폴더블 정보 단말의 구조의 예를 도시한 것이다. 정보 단말(2070)은 하우징(2071), 하우징(2072), 표시부(2073), 표시부(2074), 및 힌지부(2075)를 포함한다. 예를 들어 하우징(2071 및 2072)에는 전원 버튼, 조작 버튼, 외부 접속 포트, 스피커, 및 마이크로폰 등이 제공되어도 좋다.
하우징(2071)과 하우징(2072)은 힌지부(2075)로 연결된다. 그래서 표시부(2073 및 2074)가 노출된 상태(도 22의 (G)와 같이 정보 단말(2070)이 펼쳐진 상태)로부터 하우징(2071)과 하우징(2072)이 서로 중첩되는 상태(도 22의 (F)와 같이 정보 단말(2070)이 접힌 상태)로 바꿀 수 있다. 정보 단말(2050)과 같이, 정보 단말(2070)에 있어서 표시부(2073 및 2074)는 개폐 센서의 검지 정보에 따라 제어되어도 좋다.
도 23의 (A)에 도시된 표시 장치(2110)는 하우징(2101), 표시부(2102), 및 지지대(2103) 등을 포함한다. 표시 장치(2110)는 컴퓨터 또는 게임기 등의 모니터로서 사용할 수 있다. 표시 장치(2110)에 텔레비전 방송의 수신기가 조합되면, 표시 장치(2110)는 텔레비전(TV) 수신기로서 이용할 수 있다.
도 23의 (B)에 도시된 노트북형 퍼스널 컴퓨터(2120)는 하우징(2121), 표시부(2122), 키보드(2123), 및 포인팅 디바이스(2124)를 포함한다.
도 23의 (C)에 도시된 비디오 카메라(2130)는 하우징(2131), 표시부(2132), 하우징(2133), 조작 키(2134), 렌즈(2135), 및 연결부(2136)를 포함한다. 표시부(2132)는 하우징(2131)에 제공된다. 조작 키(2134) 및 렌즈(2135)는 하우징(2133)에 제공된다. 하우징(2131)과 하우징(2133)은 연결부(2136)로 서로 접속되고, 하우징(2131)과 하우징(2133) 간의 각도를 연결부(2136)에 의하여 변경할 수 있다. 표시부(2132)의 화상을 연결부(2136)에서의 하우징(2131)과 하우징(2133) 간의 각도에 따라 전환하여도 좋다.
도 23의 (D) 및 (E)는 헤드 마운트 디스플레이(HMD)의 구조의 예를 도시한 것이다. HMD(2170)는 하우징(2171), 표시부(2172), 조작 버튼(2173), 및 고정 밴드(2174)를 포함한다. 예를 들어 HMD(2170)는 VR 헤드 마운트 디스플레이로서 사용할 수 있다.
도 24의 (A)는 차량용 전자 기기의 구조의 예를 도시한 것이다. 예를 들어 자동차(2200)에는 내비게이션 시스템(2210), 리어 뷰 모니터(rearview monitor)(2220), 및 뒷좌석 모니터(2230) 등이 제공된다. 도 24의 (A)는 뒷좌석으로부터 본, 자동차(2200)의 내부를 모식적으로 도시한 것이다.
리어 뷰 모니터(2220)는 리어 뷰 미러(내부 리어 뷰 미러라고도 함)로서 기능한다. 리어 뷰 모니터(2220)는 하우징(2221), 연결부(2222), 및 표시부(2223)를 포함한다. 표시부(2223)는 연결부(2222)에 의하여 화면의 방향을 변경할 수 있도록 자동차에 설치된다. 자동차(2200)에는 자체의 후방의 영역의 영상을 촬영하는 카메라가 제공되고, 이 카메라로 촬영된 영상은 리어 뷰 모니터(2220)로 실시간으로 표시된다. 내비게이션 시스템(2210)은 자동차(2200)가 후퇴할 때 이 카메라의 영상을 표시하는 기능을 가져도 좋다.
뒷좌석 모니터(2230)는 하우징(2231) 및 표시부(2232)를 포함한다. 하우징(2231)은 앞좌석의 헤드레스트(2235)의 샤프트에 고정하기 위한 장착부를 포함한다. 뒷좌석 모니터(2230)는 예를 들어 내비게이션 시스템(2210)의 영상, TV 방송의 영상, 기록 매체(DVD 또는 SD 카드 등)에 저장된 영상 콘텐츠 등을 표시한다.
도 24의 (B) 및 (C)는 의료용 표시 장치의 구조의 예를 도시한 것이다. 도 24의 (B)에 도시된 의료용 표시 장치(2250)는 하우징(2251), 표시부(2252), 및 지지체(2253)를 포함한다. 지지체(2253)는 의료용 표시 장치(2250)를 천장 또는 벽 등에 고정시킬 수 있다. 예를 들어 의료용 표시 장치(2250)는 수술실 또는 집중 치료실 등에 설치될 수 있다. 표시부(2252)는 수술부 또는 환부의 영상, 환자의 정보(예를 들어 심전도), 또는 의료 영상(예를 들어 X선 영상 또는 MRI 영상)을 표시한다.
도 24의 (C)에 도시된 의료용 표시 장치(2260)는 하우징(2261), 표시부(2262), 및 지지대(2263)를 포함한다. 의료용 표시 장치(2260)는 설치형 표시 장치이고 예를 들어 의료 영상 진단에 사용된다. 하우징(2261)은 지지대(2263)에 회전 가능하게 장착되고, 표시부(2262)는 표시되는 이미지에 따라 가로(랜드스케이프)로 또는 세로(포트레이트)로 회전할 수 있다.
(실시형태 3)
본 실시형태에서는 표시 컨트롤러 IC 또는 소스 드라이버 IC 등에 사용되는 프레임 메모리에 대하여 설명한다.
예를 들어 1T1C(1개의 트랜지스터, 1개의 용량)형 메모리 셀을 포함하는 DRAM(dynamic random access memory)을 프레임 메모리로서 사용할 수 있다. 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하에서는 OS 메모리라고 함)도 사용할 수 있다. 여기서는 OS 메모리의 일례로서 1T1C형 메모리 셀을 포함하는 RAM에 대하여 설명한다. 여기서는 이러한 RAM을 DOSRAM(등록 상표)이라고 한다. DOSRAM은 dynamic oxide semiconductor RAM의 준말이다. 도 25는 DOSRAM의 구성의 예를 도시한 것이다.
<<DOSRAM(1400)>>
DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 그리고 메모리 셀 및 센스 앰프 어레이(1420)(이하에서는 MC-SA 어레이(1420)라고 함)를 포함한다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 및 센스 앰프 드라이버 회로(1414)를 포함한다. 열 회로(1415)는 글로벌 센스 앰프 어레이(1416) 및 입출력 회로(1417)를 포함한다. 글로벌 센스 앰프 어레이(1416)는 복수의 글로벌 센스 앰프(1447)를 포함한다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 센스 앰프 어레이(1423), 및 글로벌 비트선(GBLL 및 GBLR)을 포함한다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 센스 앰프 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL 및 GBLR)은 메모리 셀 어레이(1422) 위에 적층된다. DOSRAM(1400)는 비트선을 로컬과 글로벌 비트선으로 적층화된 계층 비트선 구조를 취한다.
메모리 셀 어레이(1422)는 N개의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 포함하고, N은 2 이상의 정수이다. 도 26의 (A)는 로컬 메모리 셀 어레이(1425)의 구성의 예를 도시한 것이다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL 및 BLR)을 포함한다. 도 26의 (A)의 예에서 로컬 메모리 셀 어레이(1425)는 오픈 비트선 구조를 가지지만 폴디드 비트선 구조를 가져도 좋다.
도 26의 (B)는 메모리 셀(1445)의 회로 구성의 예를 도시한 것이다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 및 단자(B1 및 B2)를 포함한다. 트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선에 전기적으로 접속되고, 트랜지스터(MW1)의 제 1 단자는 비트선에 전기적으로 접속되고, 트랜지스터(MW1)의 제 2 단자는 용량 소자(CS1)의 제 1 단자에 전기적으로 접속된다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속된다. 단자(B2)에는 정전압(예를 들어 저전원 전압)이 입력된다.
트랜지스터(MW1)는 백 게이트를 포함하고, 백 게이트는 단자(B1)에 전기적으로 접속된다. 이로써 단자(B1)에 인가되는 전압에 의하여 트랜지스터(MW1)의 문턱 전압을 변경시킬 수 있다. 예를 들어 고정 전압(예를 들어 음의 정전압)이 단자(B1)에 인가되어도 좋고, 또는 DOSRAM(1400)의 동작에 응하여 단자(B1)에 인가되는 전압을 변화시켜도 좋다.
트랜지스터(MW1)의 백 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속하여도 좋다. 또는 트랜지스터(MW1)는 백 게이트를 포함하지 않아도 된다.
센스 앰프 어레이(1423)는 N개의 로컬 센스 앰프 어레이(1426<0> 내지 1426<N-1>)를 포함한다. 로컬 센스 앰프 어레이(1426)는 하나의 스위치 어레이(1444) 및 복수의 센스 앰프(1446)를 포함한다. 센스 앰프(1446)에는 비트선쌍이 전기적으로 접속된다. 센스 앰프(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍 간의 전압차를 증폭시키는 기능, 이 전압차를 유지하는 기능을 가진다. 스위치 어레이(1444)는 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍을 서로 전기적으로 접속하는 기능을 가진다.
여기서는 센스 앰프에 의하여 동시에 비교되는 2개의 비트선을 통틀어 비트선쌍이라고 한다. 글로벌 센스 앰프에 의하여 동시에 비교되는 2개의 글로벌 비트선을 통틀어 글로벌 비트선쌍이라고 한다. 비트선쌍을 한 쌍의 비트선이라고 할 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 할 수 있다. 여기서는 비트선(BLL)과 비트선(BLR)이 하나의 비트선쌍을 형성한다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 하나의 글로벌 비트선쌍을 형성한다. 이하의 설명에서는 "비트선쌍(BLL, BLR)" 및 "글로벌 비트선쌍(GBLL, GBLR)"이라는 표현도 사용한다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410) 및 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 및 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동시키는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코딩하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스되는 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413) 및 센스 앰프 드라이버 회로(1414)는 센스 앰프 어레이(1423)를 구동시키기 위한 회로이다. 열 실렉터(1413)는 액세스되는 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호는 각 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)를 제어한다. 센스 앰프 드라이버 회로(1414)의 제어 신호는 복수의 로컬 센스 앰프 어레이(1426)의 각각을 독립적으로 구동시킨다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능 및 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 센스 앰프(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속된다. 글로벌 센스 앰프(1447)는 글로벌 비트선쌍(GBLL, GBLR) 간의 전압차를 증폭시키는 기능, 이 전압차를 유지하는 기능을 가진다. 데이터는 입출력 회로(1417)에 의하여, 글로벌 비트선쌍(GBLL, GBLR)에 기록되고 글로벌 비트선쌍(GBLL, GBLR)으로부터 판독된다.
DOSRAM(1400)의 기록 동작에 대하여 간단하게 설명한다. 데이터는 입출력 회로(1417)에 의하여 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 센스 앰프 어레이(1416)에 의하여 유지된다. 어드레스 신호에 의하여 지정되는 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)에 의하여, 글로벌 비트선쌍의 데이터는 데이터가 기록되는 열의 비트선쌍에 기록된다. 로컬 센스 앰프 어레이(1426)는 기록된 데이터를 증폭시킨 후 그 증폭시킨 데이터를 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에 있어서, 행 회로(1410)에 의하여 데이터가 기록되는 행의 워드선(WL)이 선택되어, 선택된 행의 메모리 셀(1445)에 로컬 센스 앰프 어레이(1426)에서 유지된 데이터가 기록된다.
DOSRAM(1400)의 판독 동작에 대하여 간단하게 설명한다. 어드레스 신호에 의하여 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에 있어서, 데이터가 판독되는 행의 워드선(WL)이 선택되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 센스 앰프 어레이(1426)는 각 열의 비트선쌍 간의 전압차를 데이터로서 검출하고 이 데이터를 유지한다. 스위치 어레이(1444)는 어드레스 신호에 의하여 지정되는 열의 데이터를 글로벌 비트선쌍에 기록하고, 이 데이터는 로컬 센스 앰프 어레이(1426)에서 유지되는 데이터에서 선택된다. 글로벌 센스 앰프 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하여 유지한다. 글로벌 센스 앰프 어레이(1416)에서 유지되는 데이터는 입출력 회로(1417)에 출력된다. 그래서 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수에 제약이 없고, 낮은 에너지 소비로 데이터를 기록 및 판독할 수 있다. 메모리 셀(1445)의 단순한 회로 구성은 메모리 용량을 향상시킨다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터의 매우 작은 오프 전류에 의하여 용량 소자(CS1)로부터의 전하의 누설을 억제할 수 있다. 따라서 DOSRAM(1400)의 유지 시간은 DRAM보다 매우 길다. 이로써 리프레시의 빈도를 저감할 수 있어 리프레시 동작에 필요한 전력을 저감할 수 있다. 그러므로 프레임 메모리로서 사용된 DOSRAM(1400)은 표시 컨트롤러 IC 및 소스 드라이버 IC의 소비전력을 저감할 수 있다.
MC-SA 어레이(1420)가 적층 구조를 가지기 때문에 비트선을 로컬 센스 앰프 어레이(1426)의 길이와 비슷한 길이로 짧게 할 수 있다. 더 짧은 비트선으로 함으로써 비트선 용량이 작아져 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한 로컬 센스 앰프 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄이게 한다. 상술한 이유로 DOSRAM(1400)에 액세스하는 동안에 구동되는 부하가 저감되므로, 표시 컨트롤러 IC 및 소스 드라이버 IC의 에너지 소비를 저감할 수 있다.
<<DOSRAM의 적층 구조>>
도 27은 DOSRAM(1400)의 적층 구조의 예를 도시한 단면도이다. DOSRAM(1400)은 적층된 층(L10 내지 L14)을 포함한다. 로컬 센스 앰프 어레이(1426)는 층(L10 및 L11)에 제공된다. 로컬 메모리 셀 어레이(1425)는 로컬 센스 앰프 어레이(1426)와 중첩되게 층(L12 내지 L14)에 제공된다.
DOSRAM(1400)에 포함되는 Si 트랜지스터가 층(L10)에 제공된다. 층(L10)은 배선 및 플러그 등을 포함한다. Si 트랜지스터의 활성층은 단결정 실리콘 웨이퍼(5200)에 형성된다. 도 27에 도시된 트랜지스터(MQ1)는 로컬 센스 앰프 어레이(1426)의 트랜지스터이다. 층(L11)은 배선 및 플러그 등을 포함한다. 층(L10)과 층(L11)의 적층에는, 로컬 센스 앰프 어레이(1426) 등의 Si로 구성된 회로가 제공된다.
층(L12)에는 OS 트랜지스터, 배선(예를 들어 워드선), 및 플러그 등이 제공된다. 도 27에 도시된 트랜지스터(MW1)의 구조는 후술하는 OS 트랜지스터(5001)의 구조와 비슷하다(도 28의 (A) 참조). 층(L13)은 DOSRAM(1400)의 유지 용량(용량 소자(CS1))이 제공되는 용량층이다. 용량 소자(CS1)와 트랜지스터(MW1)를 서로 전기적으로 접속하는 플러그 등도 층(L13)에 제공된다. 배선(예를 들어 비트선(BLL 및 BLR) 및 글로벌 비트선(GBLL 및 GBLR)) 및 플러그 등은 층(L14)에 제공된다.
OS 메모리 등에 사용되는 OS 트랜지스터의 구조의 예에 대하여 이하에서 설명한다.
<<OS 트랜지스터의 구조의 예 1>>
도 28의 (A)는 OS 트랜지스터의 구조의 예를 도시한 것이다. 도 28의 (A)에 도시된 OS 트랜지스터(5001)는 금속 산화물 트랜지스터이다. 채널 길이 방향의 OS 트랜지스터(5001)의 단면도를 도 28의 (A)의 왼쪽에 도시하였고, 채널 폭 방향의 OS 트랜지스터(5001)의 단면도를 도 28의 (A)의 오른쪽에 도시하였다.
OS 트랜지스터(5001)는 절연 표면에 형성된다. 여기서는 OS 트랜지스터(5001)는 절연층(5021) 위에 형성된다. OS 트랜지스터(5001)는 절연층(5028 및 5029)으로 덮인다. OS 트랜지스터(5001)는 절연층(5022 내지 5027 및 5030), 금속 산화물층(5011 내지 5013), 및 도전층(5050 내지 5054)을 포함한다.
또한 도면의 절연층, 금속 산화물층, 및 도전체 등은 단층 구조 또는 적층 구조를 가져도 좋다. 이들 층은 스퍼터링법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, CVD법, 및 ALD(atomic layer deposition)법 등의 다양한 퇴적법 중 임의의 것에 의하여 형성할 수 있다. CVD법의 예에는 플라스마 CVD법, 열 CVD법, 및 유기 금속 CVD법이 포함된다.
금속 산화물층(5011 내지 5013)을 통틀어 산화물층(5010)이라고 한다. 도 28의 (A)에 도시된 바와 같이, 산화물층(5010)은 금속 산화물층(5011), 금속 산화물층(5012), 및 금속 산화물층(5013)이 이 순서대로 적층되는 부분을 포함한다. OS 트랜지스터(5001)가 온일 때, 채널은 산화물층(5010)의 금속 산화물층(5012)에 주로 형성된다.
OS 트랜지스터(5001)의 게이트 전극은 도전층(5050)으로 구성된다. OS 트랜지스터(5001)의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(5051 및 5052)으로 구성된다. OS 트랜지스터(5001)의 백 게이트 전극은 도전층(5053 및 5054)의 적층으로 구성된다. OS 트랜지스터(5001)는 백 게이트 전극을 포함하지 않아도 된다. 후술하는 OS 트랜지스터(5002)에 대해서도 동일한 것이 적용된다.
게이트(프런트 게이트) 측의 게이트 절연층은 절연층(5027)으로 구성된다. 백 게이트 측의 게이트 절연층은 절연층(5024 내지 5026)의 적층으로 구성된다. 절연층(5028)은 층간 절연층이다. 절연층(5029)은 배리어층이다.
금속 산화물층(5013)은 금속 산화물층(5011 및 5012)과 도전층(5051 및 5052)의 적층을 덮는다. 절연층(5027)은 금속 산화물층(5013)을 덮는다. 도전층(5051 및 5052)은 각각 금속 산화물층(5013) 및 절연층(5027)을 개재(介在)하여 도전층(5050)과 중첩되는 영역을 포함한다.
도전층(5050 내지 5054)에 사용되는 도전 재료의 예에는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체; 니켈 실리사이드 등의 실리사이드; 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 또는 스칸듐 등의 금속; 및 상기 금속 중 임의의 것을 성분으로서 함유하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 또는 질화 텅스텐)이 포함된다. 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등 도전 재료를 사용할 수 있다.
예를 들어 도전층(5050)은 질화 탄탈럼 또는 텅스텐의 단층이다. 또는 도전층(5050)이 2층 구조 또는 3층 구조를 가지는 경우, 다음과 같은 조합을 사용할 수 있다(먼저 기재하는 도전체가 절연층(5027) 측의 층에 사용된다): 알루미늄과 타이타늄; 질화 타이타늄과 타이타늄; 질화 타이타늄과 텅스텐; 질화 탄탈럼과 텅스텐; 질화 텅스텐과 텅스텐; 타이타늄, 알루미늄, 및 타이타늄; 질화 타이타늄, 알루미늄, 및 타이타늄; 그리고 질화 타이타늄, 알루미늄, 및 질화 타이타늄이다.
도전층(5051)과 도전층(5052)은 동일한 층 구조를 가진다. 예를 들어 도전층(5051)이 단층인 경우, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 임의의 것, 또는 이들 금속 중 임의의 것을 주성분으로서 함유하는 합금을 사용하면 좋다. 도전층(5051)이 2층 구조 또는 3층 구조를 가지는 경우, 다음과 같은 조합을 사용할 수 있다(먼저 기재하는 도전체가 절연층(5027) 측의 층에 사용된다): 타이타늄과 알루미늄; 텅스텐과 알루미늄; 텅스텐과 구리; 구리-마그네슘-알루미늄 합금과 구리; 타이타늄과 구리; 타이타늄 또는 질화 타이타늄, 알루미늄 또는 구리, 및 타이타늄 또는 질화 타이타늄; 몰리브데넘 또는 질화 몰리브데넘, 알루미늄 또는 구리, 및 몰리브데넘 또는 질화 몰리브데넘이다.
예를 들어 도전층(5053)을 수소 배리어성을 가지는 도전층(예를 들어 질화 탄탈럼층)으로 하고, 도전층(5054)을 도전층(5053)보다 도전율이 높은 도전층(예를 들어 텅스텐층)으로 하는 것이 바람직하다. 이러한 구조로 함으로써, 도전층(5053)과 도전층(5054)의 적층은 배선으로서 기능하고, 산화물층(5010)으로의 수소의 확산을 억제하는 기능을 가진다.
절연층(5021 내지 5030)에 사용되는 절연 재료의 예에는, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트가 포함된다. 절연층(5021 내지 5030)은 각각 이들 절연 재료의 단층 구조 또는 적층 구조를 사용하여 형성된다. 절연층(5021 내지 5030)에 사용되는 층은 복수의 절연 재료를 포함하여도 좋다.
또한 본 명세서 등에서 산화질화물이란 질소보다 많은 산소를 함유하는 화합물을 말하고, 질화산화물이란 산소보다 많은 질소를 함유하는 화합물을 말한다.
OS 트랜지스터(5001)에서, 산소 및 수소의 배리어성을 가지는 절연층(이하에서는 이러한 절연층을 배리어층이라고 함)으로 산화물층(5010)이 둘러싸이는 것이 바람직하다. 이러한 구조에 의하여 산화물층(5010)으로부터의 산소 방출 및 산화물층(5010)으로의 수소 침입을 억제할 수 있기 때문에, OS 트랜지스터(5001)의 신뢰성 및 전기 특성을 향상시킬 수 있다.
예를 들어 절연층(5029)은 배리어층으로서 기능하여도 좋고 절연층(5021, 5022, 및 5024) 중 적어도 하나는 배리어층으로서 기능하여도 좋다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등의 재료를 사용하여 형성할 수 있다. 산화물층(5010)과 도전층(5050) 간에 또 다른 배리어층이 제공되어도 좋다. 또는 산소 및 수소의 배리어성을 가지는 금속 산화물층이 금속 산화물층(5013)으로서 제공되어도 좋다.
절연층(5030)은 도전층(5050)의 산화를 방지하는 배리어층인 것이 바람직하다. 절연층(5030)이 산소의 배리어성을 가지면 절연층(5028) 등으로부터 방출된 산소로 인한 도전층(5050)의 산화를 억제할 수 있다. 예를 들어 산화 알루미늄 등의 금속 산화물을 사용하여 절연층(5030)을 형성할 수 있다.
절연층(5021 내지 5030)의 구조의 예에 대하여 설명한다. 이 예에서는, 절연층(5021, 5022, 5025, 5029, 및 5030)의 각각이 배리어층으로서 기능한다. 절연층(5026 내지 5028)은 과잉 산소를 함유하는 산화물층이다. 절연층(5021)은 질화 실리콘을 사용하여 형성된다. 절연층(5022)은 산화 알루미늄을 사용하여 형성된다. 절연층(5023)은 산화질화 실리콘을 사용하여 형성된다. 백 게이트 측의 게이트 절연층(5024 내지 5026)은 산화 실리콘, 산화 알루미늄, 및 산화 실리콘의 적층을 사용하여 형성된다. 프런트 게이트 측의 게이트 절연층(5027)은 산화질화 실리콘을 사용하여 형성된다. 층간 절연층(5028)은 산화 실리콘을 사용하여 형성된다. 절연층(5029 및 5030)은 산화 알루미늄을 사용하여 형성된다.
도 28의 (A)는 산화물층(5010)이 3층 구조를 가지는 예를 도시한 것이지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 산화물층(5010)은 금속 산화물층(5011 또는 5013)이 없는 2층 구조를 가져도 좋고 또는 금속 산화물층(5011 내지 5013) 중 임의의 하나로 구성되어도 좋다. 또는 산화물층(5010)은 4개 이상의 금속 산화물층으로 구성되어도 좋다.
<<OS 트랜지스터의 구조의 예 2>>
도 28의 (B)는 OS 트랜지스터의 구조의 예를 도시한 것이다. 도 28의 (B)의 OS 트랜지스터(5002)는 OS 트랜지스터(5001)의 변형예이다. OS 트랜지스터(5002)는 주로 게이트 전극의 구조가 OS 트랜지스터(5001)와는 상이하다. 도 28의 (B)의 왼쪽에는 OS 트랜지스터(5002)의 채널 길이 방향의 단면도를 도시하였고, 도 28의 (B)의 오른쪽에는 OS 트랜지스터(5002)의 채널 폭 방향의 단면도를 도시하였다.
금속 산화물층(5013), 절연층(5027), 및 도전층(5050)은 절연층(5028)에 형성된 개구부에 제공된다. 바꿔 말하면 절연층(5028)의 개구부를 사용하여 자기정합식(self-aligned manner)으로 게이트 전극이 형성된다. 따라서 OS 트랜지스터(5002)에서 게이트 전극(5050)은 게이트 절연층(5017)을 개재하여 소스 전극 또는 드레인 전극(5051 또는 5052)과 중첩되는 영역을 포함하지 않는다. 그러므로 게이트-소스 기생 용량 및 게이트-드레인 기생 용량을 저감할 수 있고 주파수 특성을 향상시킬 수 있다. 또한 절연층(5028)의 개구부에 의하여 게이트 전극 폭을 제어할 수 있기 때문에, 채널 길이가 짧은 OS 트랜지스터를 제작하는 것이 용이하다.
(실시형태 4)
본 실시형태에서는 하이브리드 표시 장치에 대하여 설명한다.
<<하이브리드 표시 장치>>
도 29는 서브 화소(20R)의 단면 구조를 도시한 것이다(도 11의 (A) 참조). 서브 화소(20G 및 20B)는 서브 화소(20R)와 비슷한 단면 구조를 가진다. 서브 화소(25R)의 주요부를 도 29의 왼쪽에 도시하였고, 서브 화소(27R)의 주요부를 도 29의 오른쪽에 도시하였다. 화소 어레이(280)와 함께 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)가 형성된다. 여기서는 게이트 드라이버 회로(290A 및 290B) 및 스위치 어레이(295 및 296)를 통틀어 주변 회로(299)라고 한다. 도 30은 주변 회로(299)로서 대표적으로 스위치 어레이(295)의 트랜지스터(MS1)의 단면 구조를 도시한 것이다(도 17의 (A) 및 (B) 참조). 또한 도 30은 공통 접속부(795) 및 단자부(796)의 단면 구조를 도시한 것이다.
표시 장치(270)는 기판(701 및 702), 밀봉제(704 및 705), 배향막(756 및 757), 트랜지스터층(790), EL소자층(791), 및 액정층(792)을 포함한다.
트랜지스터층(790) 및 EL소자층(791)의 제작에는 기판(702)과 상이한 트랜지스터 제작용 기판(여기서는 이 기판을 임시 기판이라고 함)이 사용된다. 임시 기판으로서는 예를 들어 EL 표시 패널 제작용 마더 유리를 사용할 수 있다. 임시 기판 위에 분리층이 형성되고, 분리층 위에 트랜지스터층(790)이 형성되고, 트랜지스터층(790) 위에 EL소자층(791)이 형성된다. 밀봉제(704)에 의하여 EL소자층(791)의 상방에 기판(701)을 고정한다. 그 후 분리층과 함께 임시 기판을 트랜지스터층(790)으로부터 분리한다. 다음으로 액정 표시 패널 제조 공정과 비슷한 셀 공정을 수행한다. 분리 단계에 의하여 노출된 트랜지스터층(790)의 표면에 배향막(756)을 형성한다.
배향막(757) 등이 제공된 기판(702)을 준비한다. 밀봉제(705)에 의하여 트랜지스터층(790)과 기판(702) 간에 액정층(792)을 밀봉한다.
<트랜지스터층(790)>
트랜지스터층(790)은 반도체층(711 내지 713), 도전층(720 내지 722, 725 내지 727, 731 내지 736, 및 741 내지 749), 절연층(770 내지 775), 및 컬러 필터층(760_R)을 포함한다.
트랜지스터층(790)에 제공되는 각종 소자의 디바이스 구조(트랜지스터, 용량 소자, 및 저항 소자 등)에 특별한 한정은 없다. 디바이스 구조는 화소 어레이(280), 게이트 드라이버 회로(290A 및 290B), 및 스위치 어레이(295 및 296)의 기능에 맞춰 선택된다. 트랜지스터의 디바이스 구조의 예에는 톱 게이트 구조, 보텀 게이트 구조, 게이트(프런트 게이트)와 보텀 게이트의 양방이 제공된 듀얼 게이트 구조, 및 하나의 반도체층에 대하여 복수의 게이트 전극을 포함하는 멀티 게이트 구조가 있다. 트랜지스터의 채널 형성 영역(활성층)에 포함되는 반도체의 종류(예를 들어 조성 및 결정 구조)에 특별한 한정은 없다. 활성층에 사용되는 반도체는 단결정 반도체와 비단결정 반도체로 대별된다. 비단결정 반도체의 예에는 다결정 반도체, 미결정 반도체, 및 비정질 반도체가 포함된다. 반도체 재료의 예에는 Si, Ge, 또는 C 등의 제 14 족 원소를 한 가지 이상 함유하는 반도체(예를 들어 실리콘, 실리콘 저마늄, 및 탄소화 실리콘), 산화물 반도체, 및 질화 갈륨 등의 화합물 반도체가 포함된다.
여기서 나타낸 예에서는 화소 어레이(280) 및 주변 회로(299)가 동일한 도전형의 트랜지스터를 포함하고, 트랜지스터층(790)에 제공되는 트랜지스터는 n채널 트랜지스터이며 OS 트랜지스터이다.
절연층(770)은 트랜지스터층(790)의 패시베이션막으로서 기능한다. 절연층(771)은 화소 어레이(280) 및 주변 회로(299)의 트랜지스터의 하지 절연층으로서 기능한다. 도전층(725)은 LC소자(RE1)의 화소 전극이고 개구(725a)를 가진다.
개구를 형성하기 위한 절연층(770)의 에칭 단계에 있어서 도전층(720 내지 722)는 에칭 정지층으로서 기능한다. 도전층(720 내지 722)은 에칭 단계에서 분리층이 손상되는 것을 방지할 수 있다.
도전층(731 내지 736)은 절연층(771) 위에 제공된다. 도전층(731)은 배선(GLL)을 구성하고 트랜지스터(M1)의 게이트 전극으로서 기능하는 영역을 가진다. 도전층(732)은 배선(GLE)을 구성하고 트랜지스터(M2)의 게이트 전극으로서 기능하는 영역을 가진다. 도전층(733 및 734)은 각각 배선(ANL 및 CSL)을 구성한다.
반도체층(711 내지 713)은 절연층(772) 위에 제공된다. 절연층(772)은 화소 어레이(280) 및 주변 회로(299)의 트랜지스터의 게이트 절연층을 구성한다. 반도체층(711, 712, 및 713)은 각각 트랜지스터(M1, M3, 및 MS1)의 반도체층이다. 여기서는 반도체층(711 내지 713)은 금속 산화물을 사용하여 형성된다.
도전층(741 내지 747)은 절연층(772) 위에 제공된다. 도전층(741)은 배선(SLL)을 구성하고 트랜지스터(M1)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 영역을 가진다. 도전층(742)은 트랜지스터(M1)의 소스 전극 및 드레인 전극 중 다른 쪽을 구성하고, 도전층(725)에 전기적으로 접속된다. 도전층(743 및 744)은 트랜지스터(M3)의 소스 전극 및 드레인 전극을 구성한다. 도전층(744)은 도전층(733)에 전기적으로 접속된다. 도전층(745 및 746)은 트랜지스터(MS1)의 소스 전극 및 드레인 전극을 구성한다.
도전층(734), 절연층(772), 및 도전층(742)이 중첩되는 영역은 용량 소자(C1)로서 기능한다.
공통 접속부(795)는 단자(765)를 포함하고, 단자부(796)는 단자(766)를 포함한다. 단자(765)는 도전층(721 및 726)를 포함하고, 단자(766)는 도전층(722 및 727)을 포함한다. 도전층(747)은 리드 배선을 구성한다. 도 30의 예에서는 단자(765)와 단자(766)는 도전층(747)을 통하여 서로 전기적으로 접속된다.
절연층(773 및 774)은 화소 어레이(280) 및 주변 회로(299)의 트랜지스터의 패시베이션막으로서 기능한다. 도전층(748 및 749)은 절연층(773) 위에 제공된다. 도전층(748)은 트랜지스터(M3)의 백 게이트 전극을 구성하고, 도전층(749)은 트랜지스터(MS1)의 백 게이트 전극을 구성한다.
컬러 필터층(760_R)은 절연층(773)을 덮어 제공된다. 컬러 필터층(760_R)은 서브 화소(20R)의 색깔에 상당한 적색의 컬러 필터층이다. 녹색 및 청색의 컬러 필터층은 각각 서브 화소(20G 및 20B)에 제공하면 좋다. EL소자(EE1)용 컬러 필터층은 적절히 제공할 수 있다. 절연층(775)은 컬러 필터를 덮어 제공된다. 절연층(775)은 평탄화막으로서 기능한다. 그러므로 절연층(775)은 폴리이미드 수지 또는 아크릴 수지 등의 수지를 사용하여 형성되는 것이 바람직하다.
<EL소자층(791)>
EL소자층(791)은 도전층(750 및 751), EL층(752), 및 절연층(776 및 777)을 포함한다.
도전층(750)은 EL소자(EE1)의 화소 전극이다. 도전층(750)은 도전층(743)에 전기적으로 접속된다. 절연층(776)은 도전층(750)을 덮어 제공된다. 절연층(777)은 절연층(776) 위에 제공된다. 절연층(777)은 기판(701)과 EL소자층(791)간의 공간을 유지하기 위한 스페이서로서 기능한다. EL층(752) 및 도전층(751)은 절연층(775 및 776) 위에 적층된다. 도전층(751)은 EL소자(EE1)의 공통 전극이다. 절연층(776)은 도전층(725)의 개구(725a)와 중첩되는 영역에 개구(726a)를 가진다. 개구(726a)에서 도전층(750)이 노출된다. 개구(726a)에 형성되는 도전층(750), EL층(752), 및 도전층(751)의 적층이 EL소자(EE1)의 발광 영역을 구성한다.
EL층(752)은 정공과 전자가 재결합함으로써 발광하는 것이 가능한 발광 재료를 적어도 함유한다. EL층(752)은 정공 주입층, 정공 수송층, 전자 수송층, 또는 전자 주입층 등의 기능층을 포함하여도 좋다. 여기서는 EL층(752)은 서브 화소(20)의 색깔로 발광한다. 또는 모든 서브 화소(20)에 백색 광을 발하는 EL층(752)을 제공하여도 좋다. 서브 화소(20)의 색깔로 발광하는 EL층(752)을 제공함으로써 EL소자(EE1)의 광(782)을 기판(702)을 통하여 효율적으로 추출할 수 있기 때문에 저소비전력으로 이어진다. 또한 표시 장치(270)의 표시 품질(콘트라스트 및 색조재현성)이 향상될 수 있다.
<기판(702)(대향 기판)>
기판(702)은 액정 표시 패널의 대향 기판에 대응한다. 기판(702)에는 절연층(728), 도전층(755), 배향막(757), 오버코트층(758), 컬러 필터층(761_R), 및 차광층(762)이 제공된다.
절연층(728)은 기판(702)과 기판(701)(트랜지스터층(790)) 간의 공간을 유지하기 위한 스페이서로서 기능한다. 도전층(755)은 LC소자(RE1)의 공통 전극이다. 컬러 필터층(761_R)은 LC소자(RE1)용 컬러 필터층이고 적색의 컬러 필터층이다. 기판(702)에는 서브 화소(20)의 색깔에 상당한 컬러 필터층이 제공된다. 여기서는 적색, 녹색, 및 청색의 컬러 필터층이 스트라이프 패턴으로 배열된다. 차광층(762)은 표시에 기여하지 않는 영역을 차광한다. 주변 회로(299)는 차광층(762)으로 덮인다. 화소 어레이(280)에서는 인접하는 화소 전극(도전층(725)) 간의 영역이 차광층(762)으로 덮인다.
밀봉제(705)는 도전성 입자(705a)를 포함한다. 액정층(792)이 도전성 입자(705a)를 포함하는 밀봉제(705)로 밀봉되기 때문에 공통 접속부(795)에 있어서 도전층(755)을 단자(765)에 전기적으로 접속할 수 있다. 또한 공통 접속부(795) 및 그 주변에서만 밀봉제(705) 내에 도전성 입자(705a)를 제공하여도 좋다.
도전성 입자(706a)를 포함하는 ACF(이방성 도전 필름)(706)을 통하여 FPC(797)는 단자(766)에 전기적으로 접속된다. 즉 기판(702)에 제공된 공통 전극(도전층(755))은 단자(765), 리드 배선(도전층(747)), 및 단자(766)를 통하여 FPC(797)에 전기적으로 접속된다.
표시 장치(270)의 표시 원리는 실시형태 1에서 설명하였다(도 11의 (B) 참조). 기판(702)을 통하여 들어온 외광(780)은 컬러 필터층(761_R), 도전층(755), 및 액정층(792) 등을 통하여 도전층(725)에 의하여 반사된다. 도전층(725)에 의하여 반사된 광(781)은 다시 컬러 필터(761_R), 액정층(792), 및 도전층(755) 등을 통과하여 기판(702)을 통하여 사출된다. EL소자(EE1)의 광(782)은 도전층(751)에 의하여 반사되고, 도전층(750), 컬러 필터층(760_R), 도전층(725)의 개구(725a), 및 컬러 필터층(761_R) 등을 통하여 투과되고 기판(702)을 통하여 사출된다.
표시 장치(270)에 포함되는 층의 각각은 단층 구조를 가져도 좋고 또는 적층 구조를 가져도 좋다. 도전층에 사용되는 도전 재료의 예에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 및 베릴륨 등의 금속, 그리고 이러한 금속의 합금 및 화합물이 포함된다. 다른 예에는 인 등의 불순물 원소를 함유하는 다결정 실리콘 및 금속 산화물을 함유하는 투광성 도전체가 있다. 투광성 도전체의 예에는 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(ITO라고 함), 인듐 아연 산화물, 및 산화 실리콘이 첨가된 인듐 주석 산화물 등 금속 산화물이 포함된다.
표시 장치(270)의 절연층에 사용되는 절연 재료의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다. 다른 예에는 아크릴 수지, 폴리이미드 수지, 벤조사이클로뷰텐계 수지, 실록산계 수지, 폴리아마이드 수지, 및 에폭시 수지 등의 수지 재료가 있다. 또한 본 명세서에서 산화질화물이란 질소보다 많은 산소를 함유하는 화합물을 말하고, 질화산화물이란 산소보다 많은 질소를 함유하는 화합물을 말한다.
(실시예 1)
실시형태 1의 리시버(141)(도 3 참조) 및 비교예의 리시버의 동작을 회로 시뮬레이션에 의하여 확인하였다.
도 34는 시뮬레이션을 위한 비교예의 리시버의 회로도를 도시한 것이다. 리시버(950)는 증폭 회로(951 및 952) 및 레벨 시프터(953)를 포함한다. 리시버(950)의 트랜지스터는 모두 MV 디바이스이다. 증폭 회로(951 및 952)는 증폭 회로(150 및 160)(도 2)의 NMOS 및 PMOS를 PMOS 및 NMOS로 변경함으로써 얻어지는 회로에 상당한다. 레벨 시프터(953)는 CMOS 인버터 회로로 구성된다. 전원 전압 Vdda 및 전원 전압 Vssa는 증폭 회로(951 및 952)에 입력되고, 전원 전압 Vddd 및 전원 전압 Vssd는 레벨 시프터(953)에 입력된다. 레벨 시프터(953)는 증폭 회로(952)로부터 출력되는 신호의 MV 레벨를 LV 레벨로 감소시키기 위하여 제공된다.
시뮬레이션에 있어서 리시버(141 및 950)의 전원 전압 및 바이어스 전압은 다음과 같은 값으로 설정된다: Vddd=1.2V, Vssd=0V, Vdda=3.3V, Vssa=0V, Vcs1=0.573V, Vbs1=0.756V, Vcs2=0.466V, 및 Vbs2=0.623V.
NMOS, PMOS에 상관없이 MV 디바이스는 Tox(등가 산화막 두께) 14.3nm를 가진다. LV NMOS 디바이스는 Tox 2.6nm를 가지고, LV PMOS 디바이스는 Tox 2.75nm를 가진다.
도 31의 (A) 내지 도 32의 (C)는 회로 시뮬레이션의 결과를 나타낸 것이다. 시뮬레이터로서 SPICE를 사용하였다. 회로 시뮬레이션에 의하여, 주파수 300MHz 및 750MHz의 차동 클록 신호가 입력된 리시버(141 및 950)의 동작이 확인될 수 있었다.
(전달 지연 시간)
도 31의 (A)는 리시버(141 및 950)의 단자(INP 및 INN)에 입력되는 300MHz의 차동 클록 신호의 파형을 나타낸 것이다. 단자(INP 및 INN)의 최대 전압은 1.425V이고 최소 전압이 1.075V이다. 도 31의 (B)는 300MHz의 차동 클록 신호가 입력된 리시버(141)의 출력 신호의 파형을 나타낸 것이고, 도 31의 (C)는 리시버(950)의 출력 파형을 나타낸 것이다. 300MHz의 차동 클록 신호의 입력에 응하여 리시버(141 및 950)가 둘 다 정상적으로 동작한 것, 그리고 리시버(141)의 전달 지연 시간이 리시버(950)보다 짧은 것이 확인될 수 있었다.
(동작 주파수)
도 32의 (A)는 리시버(141 및 950)의 단자(INP 및 INN)에 입력되는 750MHz의 차동 클록 신호의 파형을 나타낸 것이다. 단자(INP 및 INN)의 최대 및 최소 전압은 도 31의 (A)와 동일하다. 도 32의 (B)는 750MHz의 차동 클록 신호가 입력된 리시버(141)의 출력 신호의 파형을 나타낸 것이고, 도 32의 (C)는 리시버(950)의 출력 파형을 나타낸 것이다.
도 32의 (B)에 나타내어진 바와 같이, 750MHz의 차동 클록 신호의 입력에 응하여 리시버(141)는 신글 엔드 클록 신호를 출력하여 정상적으로 동작한다. 한편 도 32의 (C)는 리시버(950)가 정상적으로 동작하지 않는 것을 나타낸 것이다. 바꿔 말하면 리시버(141)는 리시버(950)보다 높은 최대 동작 주파수를 가지는 것이 확인될 수 있었다.
본 실시예로부터, 출력단의 레벨 시프터가 필요 없는 회로로 리시버를 구성하면 리시버의 전달 지연 시간을 단축할 수 있고 동작 주파수를 향상시킬 수 있는 것이 확인되었다.
5: 외광, 20, 20R, 20G, 20B, 20W, 21, 22, 23, 25, 25R, 27, 27R, 27G, 27B, 27a, 27b, 27c, 27d, 28, 28a, 28b, 28c, 28d: 서브 화소, 90: 차동 전송 시스템, 100: 리시버, 102: 인터페이스 회로, 103: 내부 회로, 105: 트랜스미터, 106: 인터페이스 회로, 108: 전송 매체, 110: 증폭 회로, 111: 차동 쌍, 112: 전류원, 113: 부하 회로, 120: 증폭 회로, 140, 141, 142, 143, 144: 리시버, 150, 151, 160, 161: 증폭 회로, 172: 풀 업(pull-up) 회로, 173: 풀 다운(pull-down) 회로, 174: 래치(latch) 회로, 175, 176: 클록드 인버터, 177, 178: 인버터, 180: 바이어스 전압 생성 회로, 200, 201: LVDS 리시버 IC, 210: 리시버, 212: 바이어스 전압 생성 회로, 213: 참조 전류 생성 회로, 215: 로직 회로, 220: 직렬 병렬 변환 회로, 221: 위상 동기 루프(PLL) 회로, 240, 241, 242: 표시 시스템, 250: 프로세싱 유닛, 251: 실행 유닛, 252: 메모리 장치, 254: 전원 회로, 255: 센서 유닛, 256: 광 센서 장치, 257: 경사 센서 장치, 258: 개폐(open/close) 센서 장치, 260: 터치 센서 디바이스, 261: 센서 어레이, 262: 터치 센서 컨트롤러 IC, 263, 264: 인터페이스 회로, 265: 컨트롤러 회로 유닛, 266: 드라이버 회로 유닛, 267: 센싱 회로 유닛, 270, 271: 표시 장치, 280, 281, 282, 283: 화소 어레이, 290A, 290B: 게이트 드라이버 회로, 295: 스위치 어레이, 295a, 295b: 스위치 회로, 296: 스위치 어레이, 296a: 스위치 회로, 300, 301: 표시 컨트롤러 IC, 303: 소스 드라이버 IC, 310: 인터페이스 회로, 312: LVDS 리시버 유닛, 313: 리시버, 314: 바이어스 전압 생성 회로, 315: 컨트롤러 유닛, 317: 드라이버 회로 유닛, 318, 320: 인터페이스 회로, 322: LVDS 리시버 유닛, 325: 컨트롤러 유닛, 327: 인터페이스 회로, 328: LVDS 트랜스시버 유닛, 330: 컨트롤러, 332: 클록 생성 회로, 333: 타이밍 컨트롤러, 334: 레지스터, 335: 프레임 메모리, 336: 라인 메모리, 338: 디코더, 340: 화상 처리 유닛, 341: 감마 보정 회로, 342: 디밍(dimming) 회로, 343: 토닝(toning) 회로, 344: EL 보정 회로, 351: 컨트롤 로직 회로, 352: 시프트 레지스터, 353: 래치 회로, 354: 레벨 시프터, 355: 디지털 아날로그 변환 회로(DAC), 356: 증폭 회로, 360: 전류 검출 회로, 361: 컨트롤 로직 회로, 362: 적분 회로, 363: 아날로그 디지털 변환 회로(ADC), 364: 병렬 직렬 변환 회로, 372, 373: 바이어스 전압 생성 회로, 375: 레벨 시프터, 380: 인터페이스 회로, 382: LVDS 리시버 유닛, 385: 드라이버 회로 유닛, 387: 인터페이스 회로, 401, 402: 기판, 405: 밀봉제, 406: FPC, 410: 트랜지스터층, 411: EL소자층, 412: LC층, 415: 화소 전극, 415a: 개구, 416: 화소 전극, 417: 단자부, 418, 419: 공통 전극, 420: 컬러 필터, 424: 외광, 425, 426: 광, 701, 702: 기판, 704, 705: 밀봉제, 705a, 706a: 도전성 입자, 706: ACF(이방성 도전 필름), 711, 712, 713: 반도체층, 720, 721, 722, 725, 726, 727, 731, 732, 733, 734, 741, 742, 743, 744, 745, 746, 747, 748, 749, 750, 751, 755: 도전층, 725a, 726a: 개구, 752: EL층, 756, 757: 배향막, 758: 오버코트층, 760_R, 761_R: 컬러 필터층, 762: 차광층, 765, 766: 단자, 728, 770, 771, 772, 773, 774, 775, 776, 777: 절연층, 780: 외광, 781, 782: 광, 790: 트랜지스터층, 791: EL소자층, 792: 액정층, 795: 공통 접속부, 796: 단자부, 797: FPC, 900, 950: 리시버, 902: 인터페이스 회로, 903: 내부 회로, 910, 920, 951, 952: 증폭 회로, 911: 차동 쌍, 912: 전류원, 930, 953: 레벨 시프터, 1400: DOSRAM, 1405: 컨트롤러, 1410: 행 회로, 1411: 디코더, 1412: 워드선 드라이버 회로, 1413: 열 컬렉터, 1414: 센스 앰프 드라이버 회로, 1415: 열 회로, 1416: 글로벌 센스 앰프 어레이, 1417: 입출력 회로, 1420: MC-SA 어레이, 1422: 메모리 셀 어레이, 1423: 센스 앰프 어레이, 1425: 로컬 메모리 셀 어레이, 1426: 로컬 센스 앰프 어레이, 1444: 스위치 어레이, 1445: 메모리 셀, 1446: 센스 앰프, 1447: 글로벌 센스 앰프, 2010, 2030, 2050, 2070: 정보 단말, 2011, 2031, 2051, 2071, 2072, 2101, 2121, 2131, 2133, 2171, 2221, 2231, 2251, 2261: 하우징, 2012, 2032, 2052, 2073, 2074, 2102, 2122, 2132, 2172, 2223, 2232, 2252, 2262: 표시부, 2013: 조작 버튼, 2014: 외부 접속 포트, 2015: 스피커, 2016: 마이크로폰, 2020: 무선 신호, 2033: 용두, 2034: 벨트, 2035: 검지부, 2110: 표시 장치, 2134: 조작 키, 2136: 연결부, 2173: 조작 버튼, 2053: 힌지, 2103, 2263: 지지대, 2120: 노트북형 퍼스널 컴퓨터, 2123: 키보드, 2124: 포인팅 디바이스, 2130: 비디오 카메라, 2135: 렌즈, 2170: HMD, 2174: 고정 밴드, 2200: 자동차, 2210: 내비게이션 시스템, 2220: 리어 뷰 모니터(rearview monitor), 2222: 연결부, 2230: 뒷좌석 모니터, 2235: 헤드레스트, 2250, 2260: 의료용 표시 장치, 2253: 지지체, 5001, 5002: OS 트랜지스터, 5010: 산화물층, 5011, 5012, 5013: 금속 산화물층, 5021, 5022, 5023, 5024, 5025, 5026, 5027, 5028, 5029, 5030: 절연층, 5050, 5051, 5052, 5053, 5054: 도전층, 5200: 단결정 실리콘 웨이퍼, R11, R12: 저항 소자, Rt: 저항, Rd1, Rd2: 부하, C1, C2, C3, CS1: 용량 소자, EE1: EL(일렉트로루미네선스) 소자, RE1: LC(액정) 소자, NL13, NL14, NL24, NL25, NL26, NL27, NL28, NL29, NL31, NL32, NL33, NL34, NL42, NL51, NL52, NL53, NL54, NM1, NM2, NM11, NM12, M1, M2, M3, M4, M5, M6, MQ1, MS1, MS2, MS3, MS4, MS5, MS6, MS11, MS12, MS13, MS14, MS15, MS16, MS31, MS32, MS33, MS34, MS35, MS36, MW1, PL11, PL12, PL13, PL14, PL21, PL22, PL23, PL24, PL25, PL31, PL32, PL33, PL42: 트랜지스터, PM1, PM2, B1, B2, INN1, INN2, INN, INP1, INP2, INP, NBIAS, NCAS, OUT2, OUTN1, OUTP1, OUT, PBIAS, PCAS, STBY, VH, VL: 단자, CE, CKINN, CKINP, M, P1, P2, RCKO, RINN1, RINN2, RINN3, RINN4, RINP1, RINP2, RINP3, RINP4, ROT1, ROT2, ROT3, ROT4, S, VH1, VL1: 핀, ANL, CSL, DRL, GLE, GLE1, GLE2, GLL, ML, SLE, SLE1, SLE2, SLL, SNL: 배선, 및 L10, L11, L12, L13, L14: 층.
본 출원은 2016년 8월 30일에 일본 특허청에 출원된 일련 번호 2016-167915의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (20)

  1. 제 1 차동 신호를 수신하고 제 1 싱글 엔드 신호를 출력하는 리시버로서,
    상기 리시버는,
    제 1 입력 단자;
    제 2 입력 단자;
    제 1 출력 단자;
    제 1 증폭 회로; 및
    제 2 증폭 회로를 포함하고,
    상기 제 1 입력 단자 및 상기 제 2 입력 단자는 상기 제 1 차동 신호용 입력 단자이고,
    상기 제 1 출력 단자는 상기 제 1 싱글 엔드 신호용 출력 단자이고,
    상기 제 1 증폭 회로는 차동 입력, 차동 출력의 증폭 회로이고,
    상기 제 2 증폭 회로는 차동 입력, 싱글 엔드 출력의 증폭 회로이고,
    상기 제 1 증폭 회로의 2개의 입력 단자 중 한쪽은 상기 제 1 입력 단자에 전기적으로 접속되고, 다른 쪽은 상기 제 2 입력 단자에 전기적으로 접속되고,
    상기 제 1 증폭 회로의 2개의 출력 단자 중 한쪽은 상기 제 2 증폭 회로의 2개의 입력 단자 중 한쪽에 전기적으로 접속되고, 다른 쪽은 상기 제 2 증폭 회로의 입력 단자 중 다른 쪽에 전기적으로 접속되고,
    상기 제 2 증폭 회로의 출력 단자는 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 1 증폭 회로의 차동 쌍은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 2 증폭 회로의 차동 쌍은 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 내전압은, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 내전압보다 높은, 리시버.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n채널 트랜지스터이고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 p채널 트랜지스터인, 리시버.
  3. 제 1 항에 있어서,
    제 1 전원 전압은 상기 제 1 싱글 엔드 신호가 입력되는 회로의 하이 레벨 전원 전압과 동일하고,
    제 2 전원 전압은 상기 회로의 로 레벨 전원 전압과 동일한, 리시버.
  4. 제 1 항에 있어서,
    상기 제 1 증폭 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
    상기 제 2 증폭 회로는 제 7 트랜지스터 및 제 8 트랜지스터를 포함하고,
    상기 제 5 트랜지스터는 상기 제 1 증폭 회로의 상기 차동 쌍에 공급되는 제 1 바이어스 전류를 생성하고,
    상기 제 6 트랜지스터는 상기 제 5 트랜지스터를 오프로 하고,
    상기 제 7 트랜지스터는 상기 제 2 증폭 회로의 상기 차동 쌍에 공급되는 제 2 바이어스 전류를 생성하고,
    상기 제 8 트랜지스터는 상기 제 7 트랜지스터를 오프로 하는, 리시버.
  5. 제 4 항에 있어서,
    상기 제 1 출력 단자는 풀 업(pull-up) 회로에 전기적으로 접속되고,
    상기 풀 업 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  6. 제 4 항에 있어서,
    상기 제 1 출력 단자는 풀 다운(pull-down) 회로에 전기적으로 접속되고,
    상기 풀 다운 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  7. 제 4 항에 있어서,
    상기 제 1 출력 단자는 래치(latch) 회로에 전기적으로 접속되고,
    상기 래치 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  8. 제 1 항에 있어서,
    상기 제 1 증폭 회로는 폴디드 캐스코드 연산 증폭기인, 리시버.
  9. 제 1 항에 있어서,
    상기 제 2 증폭 회로는 버퍼 연산 증폭기인, 리시버.
  10. 표시 장치로서,
    화소 어레이;
    게이트 드라이버 회로; 및
    화상 신호를 수신하는 인터페이스 회로를 포함하는 드라이버 IC를 포함하고,
    상기 인터페이스 회로는 제 1 항에 따른 상기 리시버를 포함하고,
    상기 게이트 드라이버 회로 및 상기 드라이버 IC는 상기 화소 어레이에 전기적으로 접속되는, 표시 장치.
  11. 제 1 차동 신호를 수신하고 제 1 싱글 엔드 신호를 출력하는 리시버로서, 상기 리시버는:
    제 1 입력 단자;
    제 2 입력 단자;
    제 1 출력 단자;
    제 1 증폭 회로; 및
    제 2 증폭 회로를 포함하고,
    상기 제 1 입력 단자 및 상기 제 2 입력 단자는 상기 제 1 차동 신호용 입력 단자이고,
    상기 제 1 출력 단자는 상기 제 1 싱글 엔드 신호용 출력 단자이고,
    상기 제 1 증폭 회로는 차동 입력, 차동 출력의 증폭 회로이고,
    상기 제 2 증폭 회로는 차동 입력, 싱글 엔드 출력의 증폭 회로이고,
    상기 제 1 증폭 회로의 2개의 입력 단자 중 한쪽은 상기 제 1 입력 단자에 전기적으로 접속되고, 다른 쪽은 상기 제 2 입력 단자에 전기적으로 접속되고,
    상기 제 1 증폭 회로의 2개의 출력 단자 중 한쪽은 상기 제 2 증폭 회로의 2개의 입력 단자 중 한쪽에 전기적으로 접속되고, 다른 쪽은 상기 제 2 증폭 회로의 입력 단자 중 다른 쪽에 전기적으로 접속되고,
    상기 제 2 증폭 회로의 출력 단자는 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 1 증폭 회로의 차동 쌍은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 2 증폭 회로의 차동 쌍은 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 게이트 절연층은, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 각각의 게이트 절연층보다 두꺼운, 리시버.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n채널 트랜지스터이고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 p채널 트랜지스터인, 리시버.
  13. 제 11 항에 있어서,
    제 1 전원 전압은 상기 제 1 싱글 엔드 신호가 입력되는 회로의 하이 레벨 전원 전압과 동일하고,
    제 2 전원 전압은 상기 회로의 로 레벨 전원 전압과 동일한, 리시버.
  14. 제 11 항에 있어서,
    상기 제 1 증폭 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
    상기 제 2 증폭 회로는 제 7 트랜지스터 및 제 8 트랜지스터를 포함하고,
    상기 제 5 트랜지스터는 상기 제 1 증폭 회로의 상기 차동 쌍에 공급되는 제 1 바이어스 전류를 생성하고,
    상기 제 6 트랜지스터는 상기 제 5 트랜지스터를 오프로 하고,
    상기 제 7 트랜지스터는 상기 제 2 증폭 회로의 상기 차동 쌍에 공급되는 제 2 바이어스 전류를 생성하고,
    상기 제 8 트랜지스터는 상기 제 7 트랜지스터를 오프로 하는, 리시버.
  15. 제 14 항에 있어서,
    상기 제 1 출력 단자는 풀 업 회로에 전기적으로 접속되고,
    상기 풀 업 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  16. 제 14 항에 있어서,
    상기 제 1 출력 단자는 풀 다운 회로에 전기적으로 접속되고,
    상기 풀 다운 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  17. 제 14 항에 있어서,
    상기 제 1 출력 단자는 래치 회로에 전기적으로 접속되고,
    상기 래치 회로는 상기 제 5 트랜지스터 및 상기 제 7 트랜지스터가 오프일 때 액티브인, 리시버.
  18. 제 11 항에 있어서,
    상기 제 1 증폭 회로는 폴디드 캐스코드 연산 증폭기인, 리시버.
  19. 제 11 항에 있어서,
    상기 제 2 증폭 회로는 버퍼 연산 증폭기인, 리시버.
  20. 표시 장치로서,
    화소 어레이;
    게이트 드라이버 회로; 및
    화상 신호를 수신하는 인터페이스 회로를 포함하는 드라이버 IC를 포함하고,
    상기 인터페이스 회로는 제 11 항에 따른 상기 리시버를 포함하고,
    상기 게이트 드라이버 회로 및 상기 드라이버 IC는 상기 화소 어레이에 전기적으로 접속되는, 표시 장치.
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