KR101514963B1

KR101514963B1 - 데이터 수신 장치 및 방법

Info

Publication number: KR101514963B1
Application number: KR1020080136908A
Authority: KR
Inventors: 최우제; 우상호; 김미연
Original assignee: 주식회사 동부하이텍
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2015-05-11
Also published as: CN101777299A; TW201112697A; KR20100078606A; US8295424B2; US20100166117A1

Abstract

본 발명은 데이터 수신 장치 및 방법을 제공하는 데 있다. 데이터 수신 장치는, 클록 신호를 데이터 신호와 다른 크기로 삽입한 전류 형태의 수신된 송신 신호를 적어도 하나의 제1 전압으로 변환하고 수신된 송신 신호를 제1 전압과 다른 레벨을 갖는 적어도 하나의 제2 전압으로 변환하는 전류/전압 변환 블럭 및 제1 전압과 제2 전압의 크기를 비교하여 수신된 송신 신호를 데이타로서 출력하거나, 클록 신호로서 출력하는 비교 블럭을 구비하는 것을 특징으로 한다. 그러므로, 공정 변화에 따른 기준 전압 및 타이밍 제어부에 송신단의 전류 변동에 민감하지 않으므로 더 좋은 특성을 보이면서 신호를 용이하게 복원을 할 수 있고, 데이터와 클록 신호 사이에 스큐에 따른 신호 복원을 어렵게 하는 현상을 제거할 수 있고, 송신측에서 송신된 전류의 레벨이 작을지라도 전압으로 변환될 때 증폭되기 때문에 작은 레벨을 갖는 송신 신호의 복원에 용이하며 신호 라인의 저항에도 둔감한 효과를 갖는다.

데이터 수신 장치, 임베디드(embedded) 클록 신호, TIA, LDO

Description

데이터 수신 장치 및 방법{Apparatus and method for receiving data}

본 발명은 데이터 신호 처리에 관한 것으로서, 특히, 클록 신호와 데이터가 함께 포함된 송신 신호를 수신하여 클록 신호와 데이터를 복원하는 데이터 수신 장치 및 방법에 관한 것이다.

이하, 일반적인 데이터 송신 및 수신 장치에 대해 첨부된 도면들을 참조하여 다음과 같이 설명한다.

도 1은 일반적인 데이터 송신 및 수신 장치를 갖는 디스플레이의 개략도이다.

도 1을 참조하면, 타이밍 제어부(Timing Controller)(2)는 데이터 송신 장치에 해당하고, 소스 드라이버(Source Driver)[또는, 컬럼 구동부(CD:Column Driver)라고도 한다](4)는 데이터 수신 장치가 될 수 있다.

일반적으로 타이밍 제어부와 소스 드라이버들간의 인터페이스 방식으로서, RSDS(Reduced Swing Differential Signaling) 또는 mini-LVDS(Low Voltage Differential Signaling) 방식이 널리 사용되어 왔다. 그러나, 데이터 수신 장치 측에서, 종단 저항(Termination Resistor)을 사용하여 전류를 전압으로 변환하고, 멀티-드랍(multi-drop) 방식에 의해 데이터 송신 장치로부터 데이터 수신 장치로 신호를 전송하는 특징은, 패널(panel)이 고 해상도 및 대면적으로 가면서 많은 문제를 야기시킨다. 이는 데이터 전송 비율이 빨라지고, 신호 라인이 증가하면서 시스템이 복잡해지기 때문이다. 기술적인 측면에서 멀티 드랍 방식은 소스 드라이버가 모든 라인들을 공유하기 때문에 신호 전송의 질(quality)의 확보를 어렵게 하고, 높은 주파수의 클록 신호(clock)는 결국 높은 전자기파 간섭(EMI:Electromagnetic interference)문제를 야기시킨다. 이를 극복하기 위해서, AiPi(An-Advanced Intra Panel Interface)라는 인터페이스가 발표되었다. AiPi 인터페이스의 기본 개념은 도 1에 도시된 바와 같이, 멀티 드랍 방식이 아닌 point-to-point 방식의 구동을 채택한다. 게다가, 이 방식의 가장 특징적인 부분은 신호 라인을 줄이고, 데이터와 신호 라인의 스큐(skew)를 없애기 위해서 클록 라인이 데이터 라인에 임베딩된(embedding) 개념을 도입한다는 것이다.

도 2는 클록 신호(Clock)가 데이터(Data)에 임베딩된 개념을 설명하기 위한 송신 신호의 파형도를 나타낸다.

도 2에 도시된 바와 같이, 데이터 라인이 멀티 레벨(multi-level)로 스윙(swing)을 하면서 데이터와 클록 신호를 구분하였다. 도 2에 도시된 송신 신호를 수신한 데이터 수신 장치는 이 송신 신호로부터 데이터와 클록 신호를 구분하기 위해서, 기준 전압(Vrefh 및 Vrefl)을 이용한다. 이러한 방식은 신호 수가 줄어들고, 동작 주파수도 낮아지면서 가격(cost) 측면에서 유리하고, EMI 또는 신호의 질 측면에서 RSDS/mini-LVDS보다 우수한 특성을 가지게 된다. 그러나, AiPi 인터페이스 는 신호 복원 측면에서 문제점을 갖는다. 즉, 클록 신호와 데이터를 구분하는 기준 전압들(Vrefh와 Vrefl)은 소스 드라이버에서 생성하게 되고, 종단 저항(termination resistor)을 사용하여 전류를 전압으로 변환한다. 따라서, 기준 전압(Vrefh 및 Vrefl)의 변동, 타이밍 제어부인 데이터 송신 장치에서 전류의 변동이 서로 반대 방향으로 동작할 때에는 데이터와 클록 신호를 서로 구분하지 못하여 신호를 복원할 수 없도록 하는 문제점이 있다. 이렇게 기준 전압을 사용하여 클록 신호와 데이터를 구분하는 방식은 전류 및 전압 변동에 민감한 문제가 있다.

도 3은 타이밍 제어부(10)와 소스 드라이버(20)를 개략적으로 나타내는 도면이다. 도 3에서, 클록 드라이버(12)에서 출력되는 클록 신호와 데이터 드라이버(14)에서 출력되는 데이터가 합성기(16)에서 합성되어 타이밍 제어부(10)로부터 소스 드라이버(20)로 전송된다. 또한, 소스 드라이버(20)에서는 종단 저항(R_I)에 의해 전압으로 변환된 신호를 기준 전압과 비교하여 클록 신호와 데이터를 분리해낸다.

도 3을 참조하면, 종단 저항(R_I)을 사용하여 전류를 전압으로 변환할 경우, 타이밍 제어부(10)와 소오스 드라이버(20) 사이의 신호 라인의 저항(RL1 및 RL2)이 커지면, 저항(RL1 및 RL2) 양단의 전압 강하에 의해서 신호 복원이 어려워진다. 특히, AiPi 인터페이스 방식은 클록 신호를 생성할 때 타이밍 제어부(10)의 송신단의 전류를 도 2에 도시된 바와 같이 데이터 보다 더 크게 하므로, 신호 복원을 더 어렵게 만드는 문제점을 갖는다.

요즘 추세가 노트북(notebook)등의 12.1인치(inch) 이하 패널에서는 가격 경쟁력을 높이기 위해서 기존의 COF(Chip-On-Film) 또는 TCP(Tape Carrier Package)를 사용하여 본딩(bonding)하는 방식이 아닌 COG(Chip On Glass)방식을 사용한다. COG방식이란 테이프를 사용하지 않고 칩(chip)을 유리(glass)위에 본딩하는 방식이다. 이렇게 될 경우 컨트롤 보드와 드라이버의 파워, 컨트롤 신호등을 연결하기 위해서 FPC(Flexible PCB)가 사용된다. 이 FPC의 면적을 줄임으로써 최적의 가격 경쟁력을 얻기 위해서는 유리 상부에 파워 및 신호 라인이 패터닝되어야 한다. 그러나, 유리 위에 라인은 PCB(printed circuit board)와 비교하여 신호 저항이 크다. 이런 상황에서는 RSDS, mini-LVDS 및 AiPi 방식의 interface 방식으로는 구동이 어려운 문제점도 있다.

본 발명이 이루고자 하는 기술적 과제는, 클럭 신호가 데이터에 다른 레벨로 임베디드되어 있을 때, 기준 전압을 사용하지 않고서도 클럭 신호를 복원할 수 있고 나아가 저전력으로 구동할 수도 있는 데이터 수신 장치 및 방법을 제공하는 데 있다.

상기 과제를 이루기 위한 본 발명에 의한 데이터 수신 장치는, 클록 신호를 데이터 신호와 다른 크기로 삽입한 전류 형태의 송신 신호를 수신하고, 상기 수신된 송신 신호를 적어도 하나의 제1 전압으로 변환하고 상기 수신된 송신 신호를 상기 제1 전압과 다른 레벨을 갖는 적어도 하나의 제2 전압으로 변환하는 전류/전압 변환 블럭 및 상기 제1 전압과 상기 제2 전압의 크기를 비교하여 상기 수신된 송신 신호를 상기 데이타로서 출력하거나, 상기 클록 신호로서 출력하는 비교 블럭으로 구성되는 것이 바람직하다.

상기 다른 과제를 이루기 위한 본 발명에 의한 데이터 수신 방법은, 클록 신호를 데이터 신호와 다른 크기로 삽입한 전류 형태의 송신 신호를 수신하고, 상기 수신된 송신 신호를 적어도 하나의 제1 전압으로 변환하고 상기 수신된 송신 신호를 상기 제1 전압과 다른 레벨을 갖는 적어도 하나의 제2 전압으로 변환하는 단계 및 상기 제1 전압이 상기 제2 전압보다 클 때 상기 수신된 송신 신호를 상기 데이타로서 결정하고, 상기 제1 전압이 상기 제2 전압보다 작을 때 상기 수신된 송신 신호를 상기 클록 신호로서 결정하는 단계로 이루어지는 것이 바람직하다.

본 발명에 의한 데이터 수신 장치 및 방법은,

클록 신호를 복원함에 있어, 기준 전압을 사용하지 않기 때문에 공정 변화에 따른 기준 전압 및 타이밍 제어부에 송신단의 전류 변동에 민감하지 않으므로 더 좋은 특성을 보이면서 신호를 용이하게 복원을 할 수 있고,

데이터와 클록 신호 사이에 스큐에 따른 신호 복원을 어렵게 하는 현상을 제거할 수 있고,

전류 형태의 송신 신호를 전압으로 변환할 때, 트랜스 임피던스 증폭기(TIA)를 사용하기 때문에, 저 전력(Low power) 구동을 할 수 있으며, 즉, 송신측에서 송신된 전류의 레벨이 작을지라도 전압으로 변환될 때 증폭되기 때문에 작은 레벨을 갖는 송신 신호의 복원에 용이하며 신호 라인의 저항에도 둔감하고,

LDO를 사용하여 외부 공급 전압 대신 내부 공급 전압을 공급하기 때문에, 특성이 더욱 개선될 수 있는 효과를 갖는다.

이하, 본 발명의 실시예에 의한 데이터 수신 장치를 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 4는 본 발명의 실시예에 의한 데이터 수신 장치의 블럭도로서, 전류/전압 변환 블럭(40), 비교 블럭(50), 전원 공급부(60) 및 지연 동기 루프(DLL:Delay-Locked Loop)(70)로 구성된다.

도 5는 도 4에 도시된 데이터 수신 장치에 수신되는 송신 신호의 예시적인 전류 파형도를 나타낸다. 여기서, I는 전류를 나타낸다.

도 4에 도시된 전류/전압 변환 블럭(40)은 클록 신호(CLK)를 데이터 신호(D0, ...D<n-2>, D<n-1>)와 다른 크기로 삽입한 전류 형태의 도 5에 도시된 바와 같은 송신 신호를 수신한다. 예를 들면, 송신 신호를 전송하는 부분인 데이터 송신 장치는 디스플레이의 타이밍 제어부(미도시)에 해당할 수 있다. 이 경우, 타이밍 제어부로부터 전송한 송신 신호를 수신하는 부분인 도 4에 도시된 데이터 수신 장치는 디스플레이의 소스 드라이버에 해당할 수 있다. 여기서, 타이밍 제어부는 소스 드라이버에 데이터를 전송하여 소스 드라이버가 디스플레이 패널(미도시)을 구동시키도록 한다.

도 5를 참조하면, 데이터와 클록 신호는 모두 차동 형태를 갖는 것을 알 수 있다. 송신 신호는 단위 비트당 DP와 DN이 페어(pair)를 이룬다. DP는 차동 형태에서 포지티브(positive) 데이터를 의미하고, DN은 차동 형태에서 네가티브(negative) 데이터를 의미한다. DP와 DN 중 한 값이 다른 한 값의 전류 보다 크냐 작냐에 따라서 데이터의 하이(high) 및 로우(low)가 결정된다.

이후, 전류/전압 변환 블럭(40)은 수신된 송신 신호를 적어도 하나의 제1 전압으로 변환하고 수신된 송신 신호를 제1 전압과 다른 레벨을 갖는 적어도 하나의 제2 전압으로 변환하며, 변환된 결과를 비교 블럭(50)으로 출력한다.

본 발명에 의하면, 전류/전압 변환 블럭(40)은 제1 및 제2 전류/전압 변환부들(41 및 43)로 구성될 수 있다.

제1 전류/전압 변환부(41)는 수신된 송신 신호의 레벨에 상응하는 복수 개 예를 들면 2개의 제1 전압(V11 및 V12)을 출력한다. 제2 전류/전압 변환부(43)는 수신된 송신 신호에 레벨에 상응하여 제1 전압(V11 및 V12)과는 다른 레벨을 갖는 제2 전압들(V21 및 V22)를 출력한다.

예를 들어, 제1 전류/전압 변환부(41)는 제1 트랜스 임피던스 증폭기(TIA:Trans Impedence Amplifier)(42) 및 두 개의 제1 저항(R1)들을 갖는다. 제1 TIA(42)는 수신된 전류 형태의 송신 신호를 전압으로 변환한다. 이때, TIA의 특성상, 전류가 전압으로 변환되면서 증폭된다. 두 개의 제1 저항(R1)이 제1 트랜스 임피던스 증폭기(42)의 출력과 제1 전압(V11 및 V12)의 사이에 각각 연결된다. 제1 저항(R1)의 저항값을 'R'이라 한다. 제1 TIA(42)에 증폭된 전압은 제1 저항(R1)들에서 전압 강하되어 비교 블럭(50)으로 출력된다.

제2 전류/전압 변환부(43)는 제2 TIA(44), 제2 및 제3 저항들(R2 및 R3)으로 구성된다. 제2 TIA(44)는 제1 TIA(44)와 마찬가지로 수신된 전류 형태의 송신 신호를 전압으로 변환하고 증폭한다. 제2 저항(R2)은 제2 TIA(44)의 출력 측에 연결되고 제1 저항(R1)보다 적은 저항값을 갖는다. 예를 들어, 제2 저항(R2)의 저항값은 R/2일 수 있다. 제3 저항(R3)은 제2 TIA(44)의 출력측에 연결되고, 그(R3)의 저항값은 2R일 수 있다.

비교 블럭(50)은 제1 전압(V11 및/또는 V12)과 제2 전압(V21 및/또는 V22)의 대소를 비교하여, 수신된 송신 신호를 데이타(DOUT) 또는 클록 신호(CLKOUT)로서 출력한다. 예를 들어, 비교 블럭(50)은 제1 전압(V11 및/또는 V12)이 제2 전압(V21 및/또는 V22)보다 클 때 수신된 송신 신호를 데이타(DOUT)로서 출력한다. 또한, 비교 블럭(50)은 제1 전압(V11 및/또는 V12)이 제2 전압(V21 및/또는 V22)보다 작을 때 수신된 송신 신호를 클록 신호(CLKOUT)로서 출력한다. 비교 블럭(50)은 작은 신호(small signal)를 CMOS 전압으로 변환해 주는 역할을 수행한다.

예를 들어, 비교 블럭(50)은 제1 및 제2 비교부들(52 및 54)로 구현될 수 있다. 여기서, 제1 비교부(52)는 제1 전압(V11 및/또는 V12)과 제2 전압(V21 및/또는 V22)을 비교한다. 제2 비교기(50)는 제2 전압(V21 및/또는 V22)과 제1 전압(V11 및/또는 V12)을 비교한다.

본 발명의 일 실시예에 의하면, 제1 비교부(52)로부터 복원된 데이터(DOUT)가 출력되고, 제2 비교부(54)로부터 복원된 클록 신호(CLILUT)가 출력될 수 있다.

본 발명의 다른 실시예에 의하면, 제1 및 제2 비교부들(52 및 54)로부터 복원된 데이터(DOUT)가 출력되고, 제1 및 제2 비교부들(52 및 54)에서 비교된 결과들이 논리 조합부(미도시)에서 논리 조합되어 클록 신호(CLKOUT)로서 출력될 수도 있다.

한편, 본 발명에 의한 데이터 수신 장치는 지연 동기 루프(DLL)(70)을 더 마련할 수 있다. DLL(70)은 비교 블럭(50)으로부터 받은 클록 신호(CLKOUT)를 서로 다른 시간으로 지연하여 다수 개의 복원 클록 신호를 생성하고, 생성된 복원 클록 신호를 비교 블럭(50)으로부터 받은 여러 비트의 데이터(DOUT)의 사이에 삽입하여 신호가 복원되고, 복원된 신호가 출력단자 OUT를 통해 출력될 수 있도록 한다.

또한, 본 발명에 의한 데이터 수신 장치는 전원 공급부(60)를 더 가질 수 있 다. 전원 공급부(60)는 입력단자 IN을 통해 들어오는 외부 공급 전압의 레벨을 조정하고, 조정된 레벨을 갖는 내부 공급 전압을 전류/전압 변환 블럭(40), 비교 블럭(50) 및 DLL(70)의 공급 전압(VDD)으로서 출력한다.

이를 위해, 전원 공급부(60)는 밴드 갭 기준 전압 발생부(BGR:BandGap Reference voltage generator)(62) 및 적어도 하나의 전압 레귤레이터(64 및 66)을 갖는다. BGR(62)은 입력단자 IN을 통해 들어온 외부 공급 전압을 받아서 기준 전압을 생성하여 출력한다. 여기서, 발생되는 기준 전압은 외부의 환경 예를 들면 공급 전압, 온도 또는 공정 파라미터 등에 영향을 받지 않고 일정한 레벨을 갖는 전압이다.

전압 레귤레이터(64 및 66)는 BGR(62)로부터 받은 기준 전압의 레벨을 조정하고, 조정된 결과를 내부 공급 전압으로서 각 부(40, 50 및 70)로 출력한다. 본 발명의 실시예에 의하면, 도 4에 도시된 바와 같이 2개의 전압 레귤레이터들(64 및 66)이 마련될 수도 있지만, 이 보다 더 적거나 더 많은 전압 레귤레이터가 마련될 수 있음은 물론이다. 예를 들어, 전압 레귤레이터(64 및 66) 각각은 LDO(Low Drop Out)일 수 있다.

전술한 구성을 갖는 본 발명에 의한 데이터 수신 장치의 동작을 살펴보면 다음과 같다.

도 6은 도 4에 도시된 전류/전압 변환 블럭(40)으로부터 출력되는 전압의 예시적인 파형도를 나타낸다.

도 5를 참조하면, 데이터에 해당하는 입력 전류의 "고" 레벨과 "저" 레벨은 각각 4I 및 2I임을 알 수 있다. 도 4에 도시된 DP 및 DN은 제1 및 제2 TIA들(41 및 43)에 함께 연결되어 있다. 그러므로, 수신된 송신 신호의 포지티브 성분(DP)의 전류량과 네가티브 성분(DN)의 전류량이 각각 절반씩 제1 TIA(42) 및 제2 TIA(44)로 들어간다. 즉, 제1 및 제2 TIA(42 및 44) 각각에 들어가는 전류는 DP/2 및 DN/2이다. 예를 들어, 도 5를 참조하면, 수신된 송신 신호가 데이터인 경우 DP는 4I이고 DN은 2I이므로, 제1 및 제2 TIA(42 및 44) 각각에는 2I 및 I가 들어간다. 그러나, 수신된 송신 신호가 클록 신호(CLK)인 경우 DP는 8I이고 DN은 I이므로, 제1 및 제2 TIA(42 및 44) 각각에는 4I 및 I/2가 들어간다.

먼저, 수신된 송신 신호가 데이터인 경우, 제1 및 제2 TIA(42 및 44)로부터 출력되는 제1 및 제2 전압을 살펴보면 다음과 같다.

제1 TIA(42)로 들어온 I의 전류는 VDD-IR의 레벨을 갖는 제1 전압(V11)으로 변환되고, 제1 TIA(42)로 들어온 2I의 전류는 VDD-2IR의 레벨을 갖는 제1 전압(V12)으로 변환된다. 이와 같이, 수신된 송신 신호를 통해 데이터가 들어올 때, 제1 전압들(V11 및 V12)은 도 6에 도시된 파형(81)의 모습을 취한다.

제2 TIA(44)로 들어온 I의 전류는 VDD-IR/2의 레벨을 갖는 제2 전압(V21)으로 변환되고, 2I의 전류는 VDD-IR의 레벨을 갖는 제1 전압(V21)으로 변환될 수 있다. 또한, 제2 TIA(44)로 들어온 I의 전류는 VDD-2IR의 레벨을 갖는 제2 전압(V22)으로 변환되고, 2I의 전류는 VDD-4IR의 레벨을 갖는 제2 전압(V22)으로 변환될 수 있다. 따라서, 수신된 송신 신호를 통해 데이터가 들어올 때, 제2 전압들(V21 및 V22)은 도 6에 도시된 파형(80)에 해당한다.

다음으로 수신된 송신 신호가 클록 신호(CLK)인 경우, 제1 및 제2 TIA(42 및 44)로부터 출력되는 제1 및 제2 전압을 살펴보면 다음과 같다.

제1 TIA(42)로 들어온 4I의 전류는 VDD-4IR의 레벨을 갖는 제1 전압(V11)으로 변환되고, 제1 TIA(42)로 들어온 I/2의 전류는 VDD-IR/2의 레벨을 갖는 제1 전압(V12)으로 변환된다. 따라서, 수신된 송신 신호를 통해 클록 신호가 들어올 때, 제1 전압들(V11 및 V12)은 도 6에 도시된 파형(83)에 해당한다.

제2 TIA(44)로 들어온 4I의 전류는 VDD-2IR의 레벨을 갖는 제2 전압(V21)으로 변환되고, I/2의 전류는 VDD-IR의 레벨을 갖는 제2 전압(V22)으로 변환될 수 있다. 따라서, 수신된 송신 신호를 통해 데이터가 들어올 때, 제2 전압들(V21 및 V22)은 도 6에 도시된 파형(82)에 해당한다.

결국, 수신된 송신 신호를 통해 데이터가 들어오면, 데이터의 레벨이 "고" 또는 "저" 레벨인가와 상관없이 제1 TIA(42)로부터 출력되는 제1 전압은 제2 TIA(44)로부터 출력되는 제2 전압보다 크다. 이와 반대로, 수신된 송신 신호를 통해 클록 신호가 들어오면, 제1 TIA(42)로부터 출력되는 제1 전압은 제2 TIA(44)로부터 출력되는 제2 전압보다 작다.

전술한 바와 같이, 기준 전압을 이용하지 않으면서, 본 발명에 의한 데이터 수신 장치는 제1 TIA(42)로부터 제1 전압과 제2 TIA(44)로부터 출력되는 제2 전압의 대소를 비교하여, 수신된 송신 신호가 데이터인가 그렇지 않으면 클록 신호 인가를 식별할 수 있다.

이하, 본 발명의 실시예에 의한 데이터 수신 방법을 첨부한 도면들을 참조하 여 다음과 같이 설명한다.

도 7은 본 발명의 실시예에 의한 데이터 수신 방법을 설명하기 위한 플로우차트이다.

도 7을 참조하면, 클록 신호(CLK)를 데이터 신호와 다른 크기로 삽입한 도 5에 도시된 바와 같은 전류 형태의 송신 신호를 수신한다(제100 단계). 이때, 수신된 송신 신호를 적어도 하나의 제1 전압으로 변환하고, 수신된 송신 신호를 제1 전압과 다른 레벨을 갖는 적어도 하나의 제2 전압으로 변환한다(제100 단계).

제100 단계 후에, 제1 전압이 제2 전압보다 큰가를 판단한다(제102 단계).

만일, 제1 전압이 제2 전압보다 크다면, 수신된 송신 신호를 데이타(DOUT)로서 결정한다(제104 단계). 그러나, 제1 전압이 제2 전압보다 작을 때, 수신된 송신 신호를 클록 신호(CLKOUT)로서 결정한다.

결국, 전류 형태의 송신 신호를 수신하여 전압으로 변환하기 위해, 종단 저항을 사용하는 기존의 인터페이스 방식과 달리 본 발명에 의한 데이터 수신 장치는 두 개의 TIA들을 사용한다. 따라서, 송신측에서 송신된 전류의 레벨이 작을지라도 전압으로 변환될 때 증폭되기 때문에, 작은 레벨을 갖는 송신 신호의 복원이 용이하다. 즉, 기존의 데이터 수신 장치와 달리, 송신 신호가 갖는 전류 량이 작아도 신호 복원을 할 수 있다. 보통 RSDS 또는 mini-LVDS에서 구동 전류의 레벨이 2㎃인 반해, 본 발명에 의한 데이터 수신 장치에서 구동 전류의 레벨은 100㎂ ~ 200일 수 있다. 또한, 신호 라인의 저항들(RL1 및 RL2)에 의한 전압 강하(IR-Drop)에 따른 신호 왜곡도 없다. 만일, 송신 신호가 타이밍 제어부로부터 전송되고 데이터 수신 장치가 소오스 드라이버라면, 본 발명에 의한 데이터 수신 장치는, 타이밍 제어부와 소오스 드라이버 사이에 신호 라인의 특성에 둔감한 특성을 갖는다.

또한, 제1 및 제2 LDO(64 및 66)는 도 4에 도시된 데이터 수신 장치의 안정적인 동작을 위해서, 외부 공급 전압 대신 내부 공급 전압으로 각 부에 전력을 공급한다. 따라서, 제1 및 제2 LDO(64 및 66)에 의해 데이터 수신 장치의 특성이 더 개선될 수 있다.

또한, 클록 신호의 스윙 레벨은 데이터의 스윙 레벨과 같으므로, 스윙 레벨에 차이에 따른 스큐(skew) 문제를 해결할 수 있다. 즉, 데이터와 클록 신호 사이에 스큐에 따른 신호 복원을 어렵게 하는 현상을 제거할 수 있다. 클록 신호를 복원하기 전과 후의 데이터는 데이터 자체를 사용하지 않고 더미 데이터를 사용할 수도 있다.

또한, 제1 전압과 제2 전압의 대소를 비교하여, 클록 신호의 데이터를 복원할 수 있기 때문에, 클록 신호와 데이터를 구분하기 위한 별도의 기준 전압이 필요 없다. 따라서, 기준 전압의 변동 및 타이밍 제어부로에서 송신단의 전류의 변동에 민감한 특성이 없고, 신호 복원이 더 용이해질 수 있다.

결국, 전술한 본 발명에 의한 데이터 수신 장치는 대형화 및 고 해상 패널에 적합할 뿐만 아니라, COG를 이용한 노트 북 패널에 문제없이 적용될 수 있으므로, 액정 디스플레이 패널의 전반에 활용될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

도 2는 클록 신호가 데이터에 임베딩된 개념을 설명하기 위한 송신 신호의 파형도를 나타낸다.

도 3은 타이밍 제어부와 소스 드라이버를 개략적으로 나타내는 도면이다.

도 4는 본 발명의 실시예에 의한 데이터 수신 장치의 블럭도이다.

도 5는 도 4에 도시된 데이터 수신 장치에 수신되는 송신 신호의 예시적인 전류 파형도를 나타낸다.

도 6은 도 4에 도시된 전류/전압 변환 블럭으로부터 출력되는 전압의 예시적인 파형도를 나타낸다.

* 도면의 주요부분에 대한 부호의 설명

40 : 전류/전압 변환 블럭 50 : 비교 블럭

60 : 전원 공급부 70 : DLL

Claims

클록 신호를 데이터 신호와 다른 크기로 삽입한 전류 형태의 송신 신호를 수신하고, 상기 수신된 송신 신호의 레벨에 상응하여 복수 개의 제1 전압들, 및 상기 제1 전압들과 다른 레벨을 갖는 복수 개의 제2 전압들을 출력하는 전류/전압 변환 블럭; 및

상기 제1 전압들과 상기 제2 전압들의 크기를 비교하여 상기 수신된 송신 신호를 데이터로서 출력하거나, 상기 클록 신호로서 출력하는 비교 블럭을 구비하며,

상기 전류/전압 변환 블럭은,

상기 수신된 송신 신호를 증폭하는 트랜스 임피던스 증폭기; 및

상기 트랜스 임피던스 증폭기의 출력과 상기 복수 개의 제1 전압들 사이, 및 상기 트랜스 임피던스 증폭기의 출력과 상기 복수 개의 제2 전압들 사이에 연결되는 저항들을 구비하는 것을 특징으로 하는 데이터 수신 장치.
제1 항에 있어서, 외부 공급 전압의 레벨을 조정하고, 조정된 레벨을 갖는 내부 공급 전압을 상기 전류/전압 변환 블럭과 상기 비교 블럭의 공급 전압으로서 출력하는 전원 공급부를 더 구비하는 것을 특징으로 하는 데이터 수신 장치.
제2 항에 있어서, 상기 전원 공급부는

상기 외부 공급 전압을 받아서 기준 전압을 출력하는 밴드 갭 기준 전압 발생부; 및

상기 기준 전압의 레벨을 조정하여 상기 내부 공급 전압으로서 출력하는 적어도 하나의 전압 레귤레이터를 구비하는 것을 특징으로 하는 데이터 수신 장치.
제3 항에 있어서, 상기 전압 레귤레이터는 LDO(Low Drop Out)인 것을 특징으로 하는 데이터 수신 장치.
제1 항에 있어서, 상기 전류/전압 변환 블럭은

상기 수신된 송신 신호의 레벨에 상응하여 상기 복수 개의 제1 전압들을 출력하는 제1 전류/전압 변환부; 및

상기 수신된 송신 신호에 레벨에 상응하여 상기 복수 개의 제2 전압들을 출력하는 제2 전류/전압 변환부를 구비하는 것을 특징으로 하는 데이터 수신 장치.
제5 항에 있어서, 상기 제1 전류/전압 변환부는

상기 수신된 송신 신호를 증폭하는 제1 트랜스 임피던스 증폭기; 및

상기 제1 트랜스 임피던스 증폭기의 출력과 상기 복수의 제1 전압들 사이에 병렬 연결되는 제1 저항들을 구비하는 것을 특징으로 하는 데이터 수신 장치.
제6 항에 있어서. 상기 제2 전류/전압 변환부는

상기 수신된 송신 신호를 증폭하는 제2 트랜스 임피던스 증폭기;

상기 제2 트랜스 임피던스 증폭기의 출력 측에 연결되며, 상기 제1 저항보다 적은 저항값을 갖는 제2 저항; 및

상기 제2 트랜스 임피던스 증폭기의 출력 측에 연결되며, 상기 제1 저항보다 큰 저항값을 갖는 제3 저항을 구비하는 것을 특징으로 하는 데이터 수신 장치.
제5 항에 있어서, 상기 비교 블럭은

상기 제1 전압들이 상기 제2 전압들보다 큰가를 비교하는 제1 비교부; 및

상기 제2 전압들이 상기 제1 전압들보다 큰가를 비교하는 제2 비교부를 구비하는 것을 특징으로 하는 데이터 수신 장치.
제1 항에 있어서, 상기 비교 블럭으로부터 받은 상기 클록 신호를 서로 다른 시간으로 지연하여 다수 개의 복원 클록 신호를 생성하고, 생성된 상기 복원 클록 신호를 상기 비교 블럭으로부터 받은 상기 데이터의 사이에 삽입하여 출력하는 지연 동기 루프를 더 구비하는 것을 특징으로 하는 데이터 수신 장치.
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