JP7394760B2 - 受信回路 - Google Patents

Description

本発明の一態様は、受信回路、表示装置、又は電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

近年表示装置の高精細化が進んでいる。表示装置の高精細化は、表示装置へ画像信号を伝達するための配線数の増加、さらに消費電力の増加などを生じやすい。また、画像信号を高速に伝送する場合、電磁気妨害（ＥＭＩ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生し、他の周辺回路、又は他の電子機器にノイズの影響を与える場合がある。さらに、表示装置内の信号、もしくは周囲にある他の電子機器が発するノイズの影響を受けずに正しく伝送する電磁気妨害感受性（ＥＭＳ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）を備えることが求められている。

表示装置への信号伝達手段は、表示装置の高精細化が進むに従い、２本の信号線を利用し、どちらの信号の電位が高いかによって信号の“Ｈ”又は“Ｌ”を表現するディファレンシャル方式が主流になっている。ディファレンシャル方式の一つとしてＴＩＡ／ＥＩＡ６４４規格（ＴＩＡ：米国電気通信工業会、ＥＩＡ：米国電子工業会）に標準化されているＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）が用いられることが多い。ＬＶＤＳは、ディファレンシャル方式で動作する差動回路を有し、小振幅な差動信号を用いることで低消費電力化とノイズの影響を軽減することが可能な通信技術の一つである。

例えば特許文献１では、ＬＶＤＳに用いられるドライバ回路が開示されている。

特開平０９－２１４３１４号公報

表示装置が高精細になることで画素数が増大し、画素数が増大するに従い伝達する画像信号の量が増大している。したがって画像信号を高速に伝達することが求められている。ＬＶＤＳは、オペアンプを用いた差動入力信号によってノイズを除去し、伝達する画像信号の劣化を抑え、表示品位の低下を抑えることができる。

ただし、差動入力信号の差動振幅がＬＶＤＳのレシーバ回路を構成するトランジスタのばらつきにより、画像信号が正しく受信されない問題があった。また、差動入力信号が与えられるオペアンプでは、差動入力信号の差動振幅が一定の電位差以下になると、伝達する画像信号が劣化し、誤った画像信号に変換されてしまうといった問題があった。

上記問題に鑑み、本発明の一態様は、新規な構成の受信回路を提供することを課題の一とする。又は、本発明の一態様は、受信回路の電気特性のばらつきを抑えることで伝達する信号の劣化を抑制することを課題の一とする。又は、本発明の一態様は、新規な構成の表示装置を提供することを課題の一とする。又は、本発明の一態様は、表示装置の電気特性のばらつきを抑えることで伝達する画像信号の劣化を抑制することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、ディファレンシャル方式で与えられる第１の信号及び第２の信号をシングルエンド方式の第３の信号に変換して出力する受信回路である。受信回路は、オペアンプと、第１の素子と、第１のトランジスタと、第１の回路とを有する。オペアンプは、第１の入力端子と、第２の入力端子と、第１の出力端子とを有する。オペアンプは、第１の素子と電気的に接続される。第１の素子は、第１のノードを介して第１の回路と電気的に接続される。第１のノードには、第１のトランジスタのソース又はドレインの一方が電気的に接続される。第１の入力端子には、第１の信号が与えられる。第２の入力端子には、第１の信号が反転した第２の信号が与えられる。オペアンプは、第１の出力端子が出力する信号を第１の素子に与える。第１のノードには、第１のトランジスタを介して第１のプリセット電位が与えられる。第１の素子には、第１のプリセット電位によってオペアンプのばらつきを含む信号が記憶される。第１の回路は、第１のプリセット電位が与えられることでオペアンプのばらつきを含む信号に影響されずに第３の信号の初期値を決定する受信回路である。

上記構成において、受信回路は、さらに第２の素子と、第２のトランジスタとを有することが好ましい。第２の素子は、第２のノードを介してオペアンプの第１の入力端子に電気的に接続される。第２のノードには、第２のトランジスタのソース又はドレインの一方が電気的に接続される。第２の素子には、第１の信号が与えられる。第２のノードには、第２のトランジスタを介して第１のプログラム電位が与えられる。第２の素子には、第１のプログラム電位によって第１の信号が含むばらつきが記憶される。オペアンプは、第１のプログラム電位が与えられることで第１の信号が含むばらつきに影響されずに第１の出力端子にオペアンプのばらつきを含む信号を出力する。

上記各構成において、受信回路は、さらに第３の素子と、第３のトランジスタとを有することが好ましい。オペアンプは、さらに第２の出力端子を有する。第３の素子は、第３のノードを介してオペアンプの第２の入力端子に電気的に接続される。第３のノードには、第３のトランジスタのソース又はドレインの一方が電気的に接続される。第３の素子には、第２の信号が与えられる。第３のノードには、第３のトランジスタを介して第２のプログラム電位が与えられる。第３の素子には、第２のプログラム電位によって第２の信号が含むばらつきが記憶される。オペアンプは、第２のプログラム電位が与えられることで第２の信号が含むばらつきに影響されずに第２の出力端子にオペアンプのばらつきを含む信号を出力する。

上記構成において、第１の素子乃至第３の素子は、容量素子であることが好ましい。

上記構成において、オペアンプは、第４のトランジスタを有する。第１のトランジスタ、及び第４のトランジスタは、それぞれ半導体層が、同じ材料を含むことが好ましい。

上記構成において、第１のトランジスタは、半導体層に金属酸化物を有することが好ましい。

本発明の一態様は、新規な構成の受信回路を提供することができる。又は、本発明の一態様は、受信回路の電気特性のばらつきを抑えることで伝達する信号の劣化を抑制することができる。又は、本発明の一態様は、新規な構成の表示装置を提供することができる。又は、本発明の一態様は、表示装置の電気特性のばらつきを抑えることで伝達する画像信号の劣化を抑制することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

送受信回路を説明する図。 （Ａ）（Ｂ）受信回路を説明する図。 （Ａ）（Ｂ）受信回路を説明する図。 受信回路を説明する図。 （Ａ）（Ｂ）受信回路を説明する図。 受信回路の動作を説明するタイミングチャート。 電子機器を説明する図。 （Ａ）（Ｂ）画素を説明する図。 （Ａ）（Ｂ）（Ｃ）表示装置を説明する図。 （Ａ）（Ｂ）タッチパネルを説明する図。 （Ａ）（Ｂ）表示装置を説明する図。 表示装置を説明する図。 （Ａ）（Ｂ）表示装置を説明する図。 （Ａ）（Ｂ）表示装置を説明する図。 （Ａ）乃至（Ｅ）表示装置を説明する図。 （Ａ１）（Ａ２）（Ｂ１）（Ｂ２）（Ｃ１）（Ｃ２）トランジスタを説明する図。 （Ａ１）（Ａ２）（Ｂ１）（Ｂ２）（Ｃ１）（Ｃ２）トランジスタを説明する図。 （Ａ１）（Ａ２）（Ｂ１）（Ｂ２）（Ｃ１）（Ｃ２）トランジスタを説明する図。 （Ａ１）（Ａ２）（Ｂ１）（Ｂ２）（Ｃ１）（Ｃ２）トランジスタを説明する図。 （Ａ）乃至（Ｆ）電子機器を説明する図。

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。

また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、又は、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^－１３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０^－１９Ａであり、Ｖｇｓが－０．８Ｖにおけるドレイン電流が１×１０^－２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにおいて、又は、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０^－１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^－１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^－２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^－２２Ａ以下である、と言う場合がある。

また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。

（実施の形態１）
本実施の形態では、ディファレンシャル方式で与えられる第１の信号をシングルエンド方式の第２の信号に変換して出力する受信回路について、図１乃至図８を用いて説明する。

本発明の一態様は、ディファレンシャル方式のデータ信号が入力する受信回路のオフセット成分を低減することができる。ここでは、一例としてＴＩＡ／ＥＩＡ６４４規格に標準化されているＬＶＤＳを用いて送信されるデータ信号を受信する受信回路について説明する。ただし、ディファレンシャル方式でデータ信号を送信する方法はＬＶＤＳに限定されない。他にも、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）、ＰＥＣＬ（Ｐｏｓｉｔｉｖｅ Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）、ＬＶＰＥＣＬ（Ｌｏｗ－Ｖｏｌｔａｇｅ Ｐｏｓｉｔｉｖｅ Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）、ＲＳ４２２（ＴＩＡ／ＥＩＡ４２２規格）、ＲＳ４８５（ＴＩＡ／ＥＩＡ４８５規格）などのディファレンシャル方式の規格に適用することができる。

ディファレンシャル方式でデータ信号を送信することが好ましい電子機器の一つに表示装置がある。データ信号は、画素に与える画像信号と言い換えることができる。表示装置は、高精細になることで画素数が増大し、画素数が増大するに従い表示に必要な画像信号のデータ量が増大している。したがって画像信号を高速に送信することが求められている。

ディファレンシャル方式（ディファレンシャル方式の一例としてＬＶＤＳを用いて説明する）では、差動信号を用いて画像信号を送信することで画像信号に重畳してしまうＥＭＩ、ＥＭＳなどのノイズ成分を低減することができる。よって、ＬＶＤＳは、送信する画像信号の劣化を抑えることで表示品質の低下を抑えることができる。なお、ＬＶＤＳは、差動回路を有し、小振幅な差動信号を用いることでＥＭＩ又はＥＭＣの影響を抑え、消費電力を低減することができる。

ここでは、本発明の一態様である受信回路を備える電子機器について説明する。例えば電子機器は、制御部と、表示装置とを有することが好ましい。一例として表示装置は、ディスプレイコントローラと、表示パネルとを有する。ディスプレイコントローラは、表示装置に対してディファレンシャル方式の画像信号である第１の信号を送信する送信回路（トランスミッタ）を有する。表示装置は、受信回路（レシーバ）と、ドライバ回路と、表示部とを有する。表示部は、複数の画素を有する。

送信回路は、第１の伝送路、及び第２の伝送路を介して受信回路と接続される。第１の伝送路は、受信回路の第１の入力端子と電気的に接続され、第２の伝送路は、受信回路の第２の入力端子と電気的に接続される。第１の伝送路には、第１の信号が与えられ、第２の伝送路には、第２の信号が与えられる。第２の信号は、第１の信号が反転した信号である。さらに具体的に説明すると、第１の伝送路に信号“Ｈ”が与えられる場合、第２の伝送路には、信号“Ｌ”が与えられる。もしくは、第１の伝送路に信号“Ｌ”が与えられる場合、第２の伝送路には、信号“Ｈ”が与えられる。

つまり、送信回路は、ディファレンシャル方式で第１の信号及び第２の信号を送信し、受信回路は、第１の信号を受信するための第１の入力端子と、第２の信号を受信するための第２の入力端子とを有する。受信回路は、ディファレンシャル方式の画像信号である第１の信号及び第２の信号を、シングルエンド方式の画像信号である第３の信号に変換することができる。画素には、第３の信号が与えられ、画素は、第３の信号によって表示を行う。

受信回路は、抵抗素子、第１の回路、第２の回路、第１の入力端子、第２の入力端子、及び第１の出力端子を有する。第１の回路は、オペアンプ、第１のトランジスタ、第２のトランジスタ、第１の素子、及び第２の素子を有する。第２の回路は、第３のトランジスタ、第４のトランジスタ、第３の素子、第４の素子、及び第３の回路を有する。オペアンプは、第３の入力端子、第４の入力端子、第２の出力端子、及び第３の出力端子を有する。第３の回路は、第５の入力端子、第６の入力端子、及び第４の出力端子を有する。

第３の入力端子は、第１のノードを介して第１の素子の電極の一方と、第１のトランジスタのソース又はドレインの一方とに、電気的に接続される。第４の入力端子は、第２のノードを介して第２の素子の電極の一方と、第２のトランジスタのソース又はドレインの一方とに、電気的に接続される。第２の出力端子は、第３の素子の電極の一方と電気的に接続される。第３の出力端子は、第４の素子の電極の一方と電気的に接続される。第５の入力端子は、第３のノードを介して第３の素子の電極の他方と、第３のトランジスタのソース又はドレインの一方とに、電気的に接続される。第６の入力端子は、第４のノードを介して第４の素子の電極の他方と、第４のトランジスタのソース又はドレインの一方とに、電気的に接続される。

第１の伝送路は、第１の入力端子を介して第１の素子と電気的に接続され、第２の伝送路は、第２の入力端子を介して第２の素子と電気的に接続される。第１の伝送路は、抵抗素子を介して第２の伝送路と電気的に接続される。なお、抵抗素子は、受信回路の近傍に配置されることが好ましい。つまり、抵抗素子は、伝送路を終端する機能を有する。さらに、第１の素子と抵抗素子を接続するノードの長さは短いほど好ましく、且つ第２の素子と抵抗素子を接続するノードの長さは短いほど好ましい。また、第１の素子と抵抗素子を接続するノードの長さは、第２の素子と抵抗素子を接続するノードの長さと等しいことが好ましい。第１の素子と抵抗素子を接続するノードの長さが、第２の素子と抵抗素子を接続するノードの長さと等しいことで、伝送路のインピーダンスを同じにすることができる。相補的に動作する差動信号は、第１の伝送路と第２の伝送路のインピーダンスを同じにすることで信号の不要反射を低減することができる。

しかしながら、第１の入力端子に与えられる信号“Ｈ”、もしくは第２の入力端子に与えられる信号“Ｌ”には、送信回路、伝送路等のオフセット成分が含まれている場合がある。したがって、伝送路等のオフセット成分は、低減させることが好ましい。例えば、伝送路等のオフセット成分を低減する方法として、第１のノードを第１の伝送路から絶縁状態にすることが好ましい。より詳細に説明すると、第１の伝送路は、第１の素子を用いることで第１のノードを絶縁状態にすることができる。第１の素子は、例えば容量素子を用いることが好ましい。異なる第１の素子として、オフ電流の小さなトランジスタを用いてもよい。例えば、チャネル形成領域の半導体層に酸化物半導体を有するトランジスタはオフ電流が小さいことが知られている。

次に、第１の回路について説明する。第１のノードには、第１のトランジスタを介して第１のプログラム電位が与えられる。第２のノードには、第２のトランジスタを介して第２のプログラム電位が与えられる。第１のプログラム電位は、第１の素子に与えられる第１の信号のオフセット成分を記憶する電位である。第２のプログラム電位は、第２の素子に与えられる第２の信号のオフセット成分を記憶する電位である。

なお、第１のプログラム電位又は第２のプログラム電位が与えられる期間、表示装置は、画像信号の送受信を停止していることが好ましい。例えば、画像信号の受信が停止している期間において、第１の入力端子には、固定電位の信号“Ｈ”が与えられ、第２の入力端子には、固定電位の信号“Ｌ”が与えられる。もしくは、第１の入力端子には、固定電位の信号“Ｌ”が与えられ、第２の入力端子には、固定電位の信号“Ｈ”が与えられてもよい。

第１のトランジスタ、及び第２のトランジスタは、オフ電流の小さなトランジスタを用いることが好ましい。オフ電流の小さなトランジスタを用いた場合、トランジスタをオフ状態にすることで、第１のノード、又は第２のノードが浮遊状態になる。したがって第１のノードに与えられた第１のプログラム電位、又は第２のノードに与えられた第２のプログラム電位の変動を抑えることができる。つまり、第１のプログラム電位又は第２のプログラム電位をリフレッシュする頻度を低減することができる。

第３の入力端子には、第１のトランジスタを介して第１のプログラム電位が与えられる。第１の素子には、第１のプログラム電位によって第１の信号が含むばらつきが記憶される。第４の入力端子には、第２のトランジスタを介して第２のプログラム電位が与えられる。第２の素子には、第２のプログラム電位によって第２の信号が含むばらつきが記憶される。

したがって、第１の回路が有するオペアンプは、第１のプログラム電位が与えられることで第１の信号が含むばらつきに影響されずに第２の出力端子にオペアンプのばらつきを含む第４の信号を出力することができる。第１の回路が有するオペアンプは、第２のプログラム電位が与えられることで第２の信号が含むばらつきに影響されずに第３の出力端子にオペアンプのばらつきを含む第５の信号を出力することができる。なお、オペアンプのばらつきとは、オペアンプを構成するトランジスタのばらつきと言い換えてもよい。

本実施の形態では、第１のプログラム電位として、第２のプログラム電位と同じ電位が与えられることが好ましい。第１のノードと、第２のノードに同じ電位が与えられることで、オペアンプが有するばらつきが第２の出力端子、又は第３の出力端子に出力される。なお、オペアンプが、シングルエンド方式の出力信号を出力する場合は、第２の出力端子に第４の信号が出力される構成でもよい。

なお、第１のプログラム電位は、第２のプログラム電位と異なる電位が与えられてもよい。例えば、第１のプログラム電位、又は第２のプログラム電位に異なる電位が与えられることで、第１の信号が含むオフセット成分の影響を第１の素子が記憶し、又は第２の信号が含むオフセット成分の影響を第２の素子が記憶することで、オペアンプの出力が第１のプログラム電位、又は第２のプログラム電位により決定されてもよい。

次に、第２の回路について説明する。第３の素子と、第３の回路の第５の入力端子とを接続する第３のノードには、第３のトランジスタを介して第１のプリセット電位が与えられる。第３の素子には、第１のプリセット電位によってオペアンプの出力信号が含むばらつきが記憶される。第４の素子と、第３の回路の第６の入力端子とが接続する第４のノードには、第４のトランジスタを介して第２のプリセット電位が与えられる。第４の素子には、第２のプリセット電位によってオペアンプの出力信号が含むばらつきが記憶される。したがって、第３の信号に含まれるオフセット成分の影響を低減させることができる。

なお、第１のプリセット電位又は第２のプリセット電位が与えられる期間において、表示装置は、画像信号の送受信を停止していることが好ましい。例えば、画像信号の受信が停止している期間、第１の入力端子には、固定電位の信号“Ｈ”が与えられ、第２の入力端子には、固定電位の信号“Ｌ”が与えられることが好ましい。

また、第３のトランジスタと、第４のトランジスタは、オフ電流の小さなトランジスタを用いることが好ましい。オフで電流の小さなトランジスタを用いた場合、トランジスタをオフ状態にすることで、第３のノード、又は第４のノードが浮遊状態になる。したがって第３のノードに与えられた第１のプリセット電位、又は第４のノードに与えられた第２のプリセット電位の変動を抑えることができる。つまり、第１のプリセット電位又は第２のプリセット電位をリフレッシュする頻度を低減することができる。

次に、第３の回路について説明する。第３の回路は、第１の回路が生成するディファレンシャル方式の第４の信号及び第５の信号をシングルエンド方式の第３の信号に変換し、第３の信号を第２の出力端子から出力することができる。つまり、第３のノードに第１のプリセット電位が与えられ、かつ第４のノードに第２のプリセット電位が与えられる場合、第３の信号の初期値は、第１のプリセット電位又は第２のプリセット電位によって決定される。

つまり、第３の回路では、第４の信号及び第５の信号が有するオフセット成分が第３の素子、第４の素子により低減される。したがって、第３の回路は、第４の信号及び第５の信号が有するオフセット成分の影響を受けない。なお、第３の回路の第４の出力端子は、初期値が信号“Ｈ”、又は信号“Ｌ”のいずれかであることが好ましい。

本実施の形態では、第１の回路に与えられる第１のプログラム電位、第２のプログラム電位、第２の回路に与えられる第１のプリセット電位、及び第２のプリセット電位によって、第３の信号の初期値が決定される。ディファレンシャル方式で受信する第１の信号及び第２の信号が、第１のプログラム電位、第２のプログラム電位、第１のプリセット電位、及び第２のプリセット電位によって初期化された受信回路によって第３の信号に変換される。したがって、本実施の形態で示す受信回路は、伝送路に起因するばらつき、又は受信回路が有するオペアンプの出力ばらつきを低減することができる。

続いて、ディファレンシャル方式で与えられる第１の信号をシングルエンド方式の第２の信号に変換して出力する送受信回路について、図１に示すブロック図を用いて詳細に説明をする。なお、図１では、制御部５１が送受信回路５０を介して制御部５２へデータ信号を送信する場合について説明する。なお、制御部５２は、表示パネル、記憶装置、又はデータサーバなどの受動デバイスでもよい。

送受信回路５０は、送信回路５３、受信回路５４、伝送路５５、伝送路５６、及び抵抗素子５７を有する。なお、抵抗素子５７は、受信回路５４に含まれる構成でもよい。制御部５１は、送信回路５３と電気的に接続される。送信回路５３は、伝送路５５、伝送路５６を介して受信回路５４と電気的に接続される。受信回路５４は、制御部５２と電気的に接続される。伝送路５５は、抵抗素子５７を介して伝送路５６と電気的に接続される。

送信回路５３は、第１の信号をディファレンシャル方式で受信回路５４に送信することができる。受信回路５４は、第１の信号をシングルエンド方式の第２の信号に変換し、制御部５２に与えることができる。

受信回路１０について、図２（Ａ）に示す回路図を用いて詳細に説明する。受信回路１０は、図１の受信回路５４に相当する。受信回路１０は、抵抗素子１８、回路２０Ａ、回路２０Ｂ、入力端子ＩＮＰ、入力端子ＩＮＭ、及び出力端子ＯＵＴを有する。回路２０Ａは、オペアンプ１１、トランジスタ１５Ａ、トランジスタ１５Ｂ、素子１２Ａ、及び素子１３Ａを有する。回路２０Ｂは、トランジスタ１７Ａ、トランジスタ１７Ｂ、素子１２Ｃ、素子１３Ｃ、及び回路１４を有する。オペアンプ１１は、入力端子１９ａ、入力端子１９ｂ、出力端子１９ｃ、及び出力端子１９ｄを有する。回路１４は、入力端子１９ｅ、入力端子１９ｆ、及び出力端子１９ｇを有する。

入力端子１９ａは、ノードＮ１を介して素子１２Ａの電極の一方と、トランジスタ１５Ａのソース又はドレインの一方とに、電気的に接続される。入力端子１９ｂは、ノードＮ２を介して素子１３Ａの電極の一方と、トランジスタ１５Ｂのソース又はドレインの一方とに、電気的に接続される。出力端子１９ｃは、素子１２Ｃの電極の一方と電気的に接続される。出力端子１９ｄは、素子１３Ｃの電極の一方と電気的に接続される。入力端子１９ｅは、ノードＮ５を介して素子１２Ｃの電極の他方と、トランジスタ１７Ａのソース又はドレインの一方とに、電気的に接続される。入力端子１９ｆは、ノードＮ６を介して素子１３Ｃの電極の他方と、トランジスタ１７Ｂのソース又はドレインの一方とに、電気的に接続される。信号線Ｇ１は、トランジスタ１５Ａ及びトランジスタ１５Ｂのそれぞれのゲートと電気的に接続される。信号線Ｇ３は、トランジスタ１７Ａのゲートと電気的に接続される。信号線Ｇ４は、トランジスタ１７Ｂのゲートと電気的に接続される。

伝送路５５は、入力端子ＩＮＰを介して素子１２Ａと電気的に接続され、伝送路５６は、入力端子ＩＮＭを介して素子１３Ａと電気的に接続される。伝送路５５は、抵抗素子１８を介して伝送路５６と電気的に接続される。なお、抵抗素子１８は、オペアンプ１１の近傍に配置されることが好ましい。

入力端子ＩＮＰに与えられる信号“Ｈ”、もしくは入力端子ＩＮＭに与えられる信号“Ｌ”には、送信回路５３、伝送路５５、伝送路５６（伝送路５５、伝送路５６をまとめて伝送路と説明する場合がある）等のオフセット成分が含まれている場合がある。したがって、伝送路等のオフセット成分は、低減されることが好ましい。例えば、伝送路等のオフセット成分を低減する方法として、ノードＮ１を伝送路５５から絶縁状態にすることが好ましい。より詳細に説明すると、伝送路５５は、素子１２Ａを用いることでノードＮ１を絶縁状態にすることができる。素子１２Ａは、例えば容量素子を用いることができる。異なる素子１２Ａとして、オフ電流の小さなトランジスタを用いてもよい。例えば、チャネル形成領域の半導体層に酸化物半導体を有するトランジスタはオフ電流が小さいことが知られている。

次に、回路２０Ａについて説明する。ノードＮ１には、トランジスタ１５Ａを介してプログラム電位Ｖｒｅｆ１が与えられる。ノードＮ２には、トランジスタ１５Ｂを介してプログラム電位Ｖｒｅｆ２が与えられる。プログラム電位Ｖｒｅｆ１は、素子１２Ａに与えられる第１の信号のオフセット成分を含む電位である。プログラム電位Ｖｒｅｆ２は、素子１３Ａに与えられる第２の信号のオフセット成分を含む電位である。

なお、プログラム電位Ｖｒｅｆ１又はプログラム電位Ｖｒｅｆ２が与えられる期間、第１の信号の送受信を停止していることが好ましい。例えば、第１の信号の受信が停止している期間、入力端子ＩＮＰには、固定電位の信号“Ｈ”が与えられ、入力端子ＩＮＭには、固定電位の信号“Ｌ”が与えられている。もしくは、入力端子ＩＮＰには、固定電位の信号“Ｌ”が与えられ、入力端子ＩＮＭには、固定電位の信号“Ｈ”が与えられてもよい。

また、トランジスタ１５Ａ及びトランジスタ１５Ｂは、オフ電流の小さなトランジスタを用いることが好ましい。オフで電流の小さなトランジスタを用いた場合、トランジスタ１５Ａ及びトランジスタ１５Ｂをオフ状態にすることでノードＮ１、又はノードＮ２が浮遊状態になる。したがってノードＮ１に与えられたプログラム電位Ｖｒｅｆ１、又はノードＮ２に与えられたプログラム電位Ｖｒｅｆ２の変動を抑えることができる。つまり、プログラム電位Ｖｒｅｆ１又はプログラム電位Ｖｒｅｆ２をリフレッシュする頻度を低減することができる。

入力端子１９ａには、トランジスタ１５Ａを介してプログラム電位Ｖｒｅｆ１が与えられる。素子１２Ａには、プログラム電位Ｖｒｅｆ１によって第１の信号が含むばらつきが記憶される。また、入力端子１９ｂには、トランジスタ１５Ｂを介してプログラム電位Ｖｒｅｆ２が与えられる。素子１３Ａには、プログラム電位Ｖｒｅｆ２によって第２の信号が含むばらつきが記憶される。

したがって、オペアンプ１１は、プログラム電位Ｖｒｅｆ１が与えられることで第１の信号が含むばらつきに影響されずに出力端子１９ｃにオペアンプのばらつきを含む第４の信号を出力することができる。また、オペアンプ１１は、プログラム電位Ｖｒｅｆ２が与えられることで第２の信号が含むばらつきに影響されずに出力端子１９ｄにオペアンプのばらつきを含む第５の信号を出力することができる。

本実施の形態では、プログラム電位Ｖｒｅｆ１として、プログラム電位Ｖｒｅｆ２と同じ電位が与えられることが好ましい。ノードＮ１と、ノードＮ２に同じ電位が与えられることで、オペアンプ１１が有するばらつきが出力端子１９ｃ、又は出力端子１９ｄに出力される。なお、オペアンプ１１が、シングルエンド方式の出力信号を出力する場合は、出力端子１９ｄに第４の信号が出力される構成でもよい。

なお、プログラム電位Ｖｒｅｆ１として、プログラム電位Ｖｒｅｆ２と異なる電位が与えられてもよい。例えば、プログラム電位Ｖｒｅｆ１、及びプログラム電位Ｖｒｅｆ２に異なる電位が与えられることで、第１の信号が含むオフセット成分の影響を素子１２Ａが記憶する、さらに、第２の信号が含むオフセット成分の影響を素子１３Ａが記憶する。このように、オペアンプ１１の出力は、プログラム電位Ｖｒｅｆ１、又はプログラム電位Ｖｒｅｆ２により決定されてもよい。

次に、回路２０Ｂについて説明する。素子１２Ｃと、回路１４の入力端子１９ｅとを接続するノードＮ５には、トランジスタ１７Ａを介してプリセット電位Ｖｒｅｆ３が与えられる。素子１２Ｃには、プリセット電位Ｖｒｅｆ３によってオペアンプ１１の出力信号が含むばらつきが記憶される。また、素子１３Ｃと、回路１４の入力端子１９ｆとを接続するノードＮ６には、トランジスタ１７Ｂを介してプリセット電位Ｖｒｅｆ４が与えられる。素子１３Ｃには、プリセット電位Ｖｒｅｆ４によってオペアンプ１１の出力信号が含むばらつきが記憶される。したがって、第３の信号に含まれるオフセット成分の影響を低減させることができる。

なお、プリセット電位Ｖｒｅｆ３又はプリセット電位Ｖｒｅｆ４が与えられる期間、第１の信号の送受信を停止していることが好ましい。例えば、第１の信号の受信が停止している期間、入力端子ＩＮＰには、固定電位の信号“Ｈ”が与えられ、入力端子ＩＮＭには、固定電位の信号“Ｌ”が与えられる。

また、トランジスタ１７Ａと、トランジスタ１７Ｂには、オフ電流の小さなトランジスタを用いることが好ましい。オフで電流の小さなトランジスタを用いた場合、トランジスタ１７Ａ又はトランジスタ１７Ｂをオフ状態にすることでノードＮ５又はノードＮ６が浮遊状態になる。したがってノードＮ５に与えられたプリセット電位Ｖｒｅｆ３、又はノードＮ６に与えられたプリセット電位Ｖｒｅｆ４の変動を抑えることができる。つまり、プリセット電位Ｖｒｅｆ３又はプリセット電位Ｖｒｅｆ４をリフレッシュする頻度を低減することができる。

次に、回路１４について説明する。回路１４は、回路２０Ａが生成するディファレンシャル方式の第４の信号及び第５の信号をシングルエンド方式の第３の信号に変換し、第３の信号を出力端子ＯＵＴに出力することができる。つまり、ノードＮ５にはプリセット電位Ｖｒｅｆ３が与えられ、さらに、ノードＮ６にはプリセット電位Ｖｒｅｆ４が与えられる場合、第３の信号の初期値は、プリセット電位Ｖｒｅｆ３又はプリセット電位Ｖｒｅｆ４によって決定される。

つまり、回路２０Ｂでは、第４の信号及び第５の信号が有するオフセット成分が素子１２Ｃ、素子１３Ｃにより低減される。したがって、回路２０Ｂは、第４の信号及び第５の信号が有するオフセット成分には影響を受けない。なお、回路２０Ｂの出力端子１９ｇは、初期値が信号“Ｈ”、又は信号“Ｌ”のいずれかであることが好ましい。

本実施の形態では、回路２０Ａに与えられるプログラム電位Ｖｒｅｆ１、プログラム電位Ｖｒｅｆ２、回路２０Ｂに与えられるプリセット電位Ｖｒｅｆ３、及びプリセット電位Ｖｒｅｆ４によって、第３の信号の初期値が決定される。ディファレンシャル方式で受信する第１の信号及び第２の信号が、プログラム電位Ｖｒｅｆ１、プログラム電位Ｖｒｅｆ２、プリセット電位Ｖｒｅｆ３、及びプリセット電位Ｖｒｅｆ４によって初期化された受信回路１０によって、第３の信号に変換される。つまり、本実施の形態で示す受信回路１０は、伝送路に起因するばらつき、又はオペアンプ１１の出力ばらつきを低減することができる。

続いて、受信回路１０が有するオペアンプ１１の詳細について、図２（Ｂ）に示す回路図を用いて説明する。オペアンプ１１は、オペアンプ１１Ａ、オペアンプ１１Ｂ、素子１２Ｂ、素子１３Ｂ、トランジスタ１６Ａ、及びトランジスタ１６Ｂを有する。

入力端子１９ａは、オペアンプ１１Ａの入力端子ＩＰ１（図では表示せず）と電気的に接続される。入力端子１９ｂは、オペアンプ１１Ａの入力端子ＩＭ１（図では表示せず）と電気的に接続される。オペアンプ１１Ａの出力端子ＯＰ１（図では表示せず）は、素子１２Ｂと電気的に接続される。オペアンプ１１Ａの出力端子ＯＭ１（図では表示せず）は、素子１３Ｂと電気的に接続される。素子１２Ｂは、ノードＮ３を介してオペアンプ１１Ｂの入力端子ＩＰ２（図では表示せず）と、トランジスタ１６Ａのソース又はドレインの一方と電気的に接続される。素子１３Ｂは、ノードＮ４を介してオペアンプ１１Ｂの入力端子ＩＭ２（図では表示せず）と、トランジスタ１６Ｂのソース又はドレインの一方と電気的に接続される。オペアンプ１１Ｂの出力端子ＯＰ２（図では表示せず）は、出力端子１９ｃと電気的に接続される。オペアンプ１１Ａの出力端子ＯＭ２（図では表示せず）は、出力端子１９ｄと電気的に接続される。トランジスタ１６Ａ及びトランジスタ１６Ｂのゲートには、信号線Ｇ２が電気的に接続される。

ノードＮ３には、トランジスタ１６Ａを介してプログラム電位Ｖｒｅｆ１Ａが与えられる。ノードＮ４には、トランジスタ１６Ｂを介してプログラム電位Ｖｒｅｆ２Ａが与えられる。なお、素子１２Ｂ、素子１３Ｂ、トランジスタ１６Ａ、及びトランジスタ１６Ｂの機能については、素子１２Ｃ、素子１３Ｃ、トランジスタ１７Ａ、トランジスタ１７Ｂの説明を参酌することができる。

オペアンプ１１Ａは、第１の信号又は第２の信号の振幅の増幅を行うことが好ましい。または、オペアンプ１１Ａはコンパレータとして機能すると言い換えてもよい。オペアンプ１１Ｂは、オペアンプ１１Ａで振幅が増幅された第１の信号又は第２の信号の周波数成分を劣化させずに駆動できるだけの周波数特性を有することが好ましい。

なお、オペアンプ１１Ａ、又はオペアンプ１１Ｂは、それぞれのオペアンプを構成するトランジスタのばらつきによるオフセット成分を有する場合がある。したがって、オペアンプ１１Ａ、又はオペアンプ１１Ｂのオフセット成分をキャンセルすることが好ましい。なお、プログラム電位Ｖｒｅｆ１Ａ、及びプログラム電位Ｖｒｅｆ２Ａとして、プログラム電位Ｖｒｅｆ１と同じ電位が与えられることが好ましい。プログラム電位Ｖｒｅｆ１Ａ、及びプログラム電位Ｖｒｅｆ２Ａとしてプログラム電位Ｖｒｅｆ１と同じ電位が与えられることで、オペアンプ１１Ｂのばらつきによるオフセット成分が素子１２Ｃ、素子１３Ｃに与えられる。なお、オペアンプ１１Ａ及びオペアンプ１１Ｂが一つのオペアンプで構成されてもよい。

図３（Ａ）に示す、受信回路１０の回路図を用いて、素子１２Ａ乃至素子１２Ｃ、及び素子１３Ａ乃至素子１３Ｃの詳細な説明をする。図３（Ａ）で示す例では、素子１２Ａ乃至素子１２Ｃ、及び素子１３Ａ乃至素子１３Ｃは、容量素子で構成されている。容量素子を用いることで、ノードＮ１乃至ノードＮ６を容易に浮遊状態にすることができる。なお、素子１２Ａ乃至素子１２Ｃ、及び素子１３Ａ乃至素子１３Ｃは、オフ電流の小さなトランジスタを用いてもよい。オフ電流の小さなトランジスタを用いた例は、図５（Ａ）にて詳細に説明する。

続いて、受信回路１０が有する回路１４について、図３（Ｂ）に示す回路図を用いて詳細に説明する。回路１４は、入力端子１９ｅ、入力端子１９ｆ、出力端子１９ｇ、回路１４Ａ、回路１４Ｂ、及び回路１４Ｃを有する。回路１４Ａは、トランジスタ２１Ａと、トランジスタ２１Ｂとを有する。回路１４Ｂは、トランジスタ２２Ａ、トランジスタ２２Ｂ、トランジスタ２３Ａ、トランジスタ２３Ｂ、及び容量素子２３Ｃを有する。回路１４Ｃは、トランジスタ２４Ａ、トランジスタ２４Ｂ、トランジスタ２４Ｃ、及び容量素子２４Ｄを有する。入力端子１９ｅは、トランジスタ２１Ａのゲートと電気的に接続する。入力端子１９ｆは、トランジスタ２１Ｂのゲートと電気的に接続する。

トランジスタ２１Ａのソース又はドレインの一方は、トランジスタ２１Ｂのソース又はドレインの一方、トランジスタ２２Ｂのゲート、及びトランジスタ２３Ｂのゲートと電気的に接続する。トランジスタ２１Ａのソース又はドレインの他方は、電源線Ｖ１と電気的に接続する。トランジスタ２１Ｂのソース又はドレインの他方は、電源線Ｖ６と電気的に接続する。

トランジスタ２２Ａのソース又はドレインの一方は、トランジスタ２２Ｂのソース又はドレインの一方、トランジスタ２３Ａのゲート、及び容量素子２３Ｃの電極の一方と電気的に接続する。トランジスタ２２Ａのゲートは、トランジスタ２２Ａのソース又はドレインの他方と、電源線Ｖ２と電気的に接続する。容量素子２３Ｃの電極の他方は、トランジスタ２３Ａのソース又はドレインの一方、トランジスタ２３Ｂのソース又はドレインの一方、及びトランジスタ２４Ｂのゲートと電気的に接続する。トランジスタ２３Ａのソース又はドレインの他方は、電源線Ｖ３と電気的に接続する。トランジスタ２２Ｂのソース又はドレインの他方は、電源線Ｖ６と電気的に接続する。トランジスタ２３Ｂのソース又はドレインの他方は、電源線Ｖ６と電気的に接続する。

トランジスタ２４Ｂのソース又はドレインの一方は、トランジスタ２４Ａのソース又はドレインの一方、容量素子２４Ｄの電極の一方、及び出力端子１９ｇと電気的に接続する。
トランジスタ２４Ａのゲートは、容量素子２４Ｄの電極の他方と、トランジスタ２４Ｃのソース又はドレインの一方と電気的に接続する。トランジスタ２４Ａのソース又はドレインの他方は、電源線Ｖ５と電気的に接続する。トランジスタ２４Ｃのソース又はドレインの他方は、トランジスタ２４Ｃのゲート及び電源線Ｖ４と電気的に接続する。トランジスタ２４Ｂのソース又はドレインの他方は、電源線Ｖ６と電気的に接続する。

回路１４には、第４の信号又は第５の信号が有するオフセット成分が除去された後の信号が与えられる。なお、回路１４に与えられる第４の信号又は第５の信号は、ディファレンシャル方式の信号である。回路１４Ａは、ディファレンシャル方式の第４の信号又は第５の信号をシングルエンドの第６の信号に変換するためのスイッチ回路として機能する。電源線Ｖ１に与えられる電位は、オペアンプ１１の出力電位の電位幅より大きくすることが好ましい。電源線Ｖ６に与えられる電位は、回路１４の基準電位であることが好ましい。例えば、電源線Ｖ６に与えられる電位は、グランド電位とすることができる。

回路１４Ｂは、レベルシフタ回路として機能する。電源線Ｖ２に与えられる電位は、回路１４に与えられる電位の中で最も高い電位であることが好ましい。したがって、第６の信号の振幅を大きくすることができる。トランジスタ２２Ａは、ダイオード接続されたトランジスタであり、トランジスタ２２Ａの電流供給能力が、トランジスタ２３Ａのスイッチング速度を決定する。電源線Ｖ３に与えられる電位は、後述する電源線Ｖ５に与えられる電位と等しいことが好ましい。なお、トランジスタ２３Ａのゲートに与える電位は、容量素子２３Ｃを用いたブートストラップによりを持ち上げられる。したがって、トランジスタ２３Ａは、電流供給能力が増大する。

回路１４Ｃは、バッファ回路として機能する。電源線Ｖ５は、回路１４Ｃが出力端子１９ｇに信号“Ｈ”を出力する場合の電位の大きさを決定する。トランジスタ２４Ｃは、ダイオード接続されたトランジスタであり、トランジスタ２４Ｃの電流供給能力が、トランジスタ２４Ａのスイッチング速度を決定する。トランジスタ２４Ａのゲートに与える電位は、容量素子２４Ｄを用いたブートストラップによりを持ち上げられる。したがって、トランジスタ２４Ａは、電流供給能力が増大する。なお、電源線Ｖ４に与えられる電位は、電源線Ｖ５に与えられる電位よりも大きいことが好ましい。もしくは、電源線Ｖ４に与えられる電位が、電源線Ｖ３、及び電源線Ｖ５に与えられる電位と同じでもよい。同じ電位にすることで、使用する電源の種類を減らすことができる。回路１４に接続された電源線に与えられる電位の大きさは、電源線Ｖ１に与えられる電位が最も小さく、電源線Ｖ５に与えられる電位が最も大きいことが好ましい。

一例としてオペアンプ１１Ａについて、図４に示す回路図を用いて詳細に説明する。オペアンプ１１Ａは、入力端子１１Ａ１、入力端子１１Ａ２、出力端子１１Ａ３、出力端子１１Ａ４を有する。

オペアンプ１１Ａは、トランジスタ３１乃至トランジスタ３７、容量素子３８、及び容量素子３９を有する。トランジスタ３１のソース又はドレインの一方は、電源線Ｖ７と、トランジスタ３２のソース又はドレインの一方と電気的に接続される。トランジスタ３１のソース又はドレインの他方は、トランジスタ３３のソース又はドレインの一方、容量素子３８の電極の一方、及び出力端子１１Ａ４と電気的に接続される。トランジスタ３２のソース又はドレインの他方は、トランジスタ３４のソース又はドレインの一方、容量素子３９の電極の一方、及び出力端子１１Ａ３と電気的に接続される。

トランジスタ３３のソース又はドレインの他方は、トランジスタ３５のソース又はドレインの一方と、トランジスタ３４のソース又はドレインの他方と電気的に接続される。トランジスタ３５のソース又はドレインの他方は、電源線Ｖ８と電気的に接続される。トランジスタ３３のゲートは、入力端子１１Ａ１と電気的に接続される。トランジスタ３４のゲートは、入力端子１１Ａ２と電気的に接続される。

トランジスタ３６のソース又はドレインの一方は、トランジスタ３１のゲートと、容量素子３８の電極の他方と電気的に接続する。トランジスタ３６のソース又はドレインの他方は、電源線Ｖ３と電気的に接続される。トランジスタ３７のソース又はドレインの一方は、トランジスタ３２のゲートと、容量素子３９の電極の他方と電気的に接続する。トランジスタ３７のソース又はドレインの他方は、電源線Ｖ３と電気的に接続される。トランジスタ３５のゲートは、電源線ＶＢＩＡＳと電気的に接続される。トランジスタ３６及びトランジスタ３７のゲートは、信号線Ｇ５と電気的に接続される。

信号線Ｇ５に与えられる信号によってトランジスタ３６がオン状態になり、トランジスタ３１のゲートには、トランジスタ３６を介して電源線Ｖ３の電位が与えられる。また、信号線Ｇ５に与えられる信号によってトランジスタ３７がオン状態になり、トランジスタ３２のゲートには、トランジスタ３７を介して電源線Ｖ３の電位が与えられる。トランジスタ３１のゲート、及びトランジスタ３２のゲートは、信号線Ｇ５に与えられる信号によってトランジスタ３６とトランジスタ３７がオフ状態になることで浮遊状態になる。なお、電源線Ｖ８に与えられる電位は図３（Ｂ）の電源線Ｖ６に与えられる電位よりも小さな電位であることが好ましい。

容量素子３８、及び容量素子３９はブートストラップの機能を有し、トランジスタ３１、及びトランジスタ３２のゲートに係る電位を持ち上げることで、トランジスタ３１又はトランジスタ３２の電流供給能力を増大させる効果を有する。よってトランジスタ３１、又はトランジスタ３２は、それぞれ出力端子１１Ａ３、又は出力端子１１Ａ４に出力する信号の電流源として機能する。

受信回路１０Ａについて、図５（Ａ）に示す回路図を用いて詳細に説明する。受信回路１０Ａは、トランジスタ１９Ａ、トランジスタ１９Ｂ、オペアンプ１１Ｂ１、及び回路１４Ｄを有する点が図３（Ａ）と異なっている。ここでは、図３（Ａ）で説明した受信回路１０と異なる点について説明する。

図５（Ａ）では、トランジスタ１９Ａ、トランジスタ１９Ｂを用いてノードＮ１、又はノードＮ２を浮遊状態にすることができる。この場合、トランジスタはオフ電流の小さなトランジスタを用いることが好ましい。トランジスタは、チャネル形成領域の半導体層に酸化物半導体を有するトランジスタを用いることができる。なお、トランジスタ１９Ａ及びトランジスタ１９Ｂのゲートは、信号線Ｇ６に与えられる信号によってオン状態、又はオフ状態が制御されることが好ましい。

次に、オペアンプ１１Ｂ１について説明する。オペアンプ１１Ｂ１は、シングエンド方式の信号を出力する点が異なっている。ディファレンシャル方式の出力に比べ、トランジスタ１７Ａ、素子１２Ｃ、及び配線等を削減できる効果を有する。

次に、回路１４Ｄについて図５（Ｂ）の回路図を用いて詳細に説明する。回路１４Ｄは、回路１４Ｃ１を有する点が図３（Ｂ）と異なっている。回路１４Ｃ１は、入力端子１９ｈ、トランジスタ２４Ｅ、トランジスタ２４Ｆ、トランジスタ２４Ｇ、及び容量素子２４Ｈを有する。

トランジスタ２４Ｆのゲートには、入力端子１９ｈが電気的に接続される。トランジスタ２４Ｆのソース又はドレインの一方は、トランジスタ２４Ｅのソース又はドレインの一方、容量素子２４Ｈの電極の一方、トランジスタ２２Ｂのゲート、及びトランジスタ２３Ｂのゲートと電気的に接続する。トランジスタ２４Ｅのゲートは、トランジスタ２４Ｇのソース又はドレインの一方と、容量素子２４Ｈの電極の他方と、電気的に接続する。トランジスタ２４Ｅのソース又はドレインの他方は、電源線Ｖ５Ａと電気的に接続する。トランジスタ２４Ｇのソース又はドレインの他方は、電源線Ｖ４Ａと電気的に接続する。トランジスタ２４Ｆのソース又はドレインの他方は、電源線Ｖ６と電気的に接続する。

回路１４Ｃ１は、回路１４Ｃと同じバッファ回路として機能する。電源線Ｖ５Ａは、トランジスタ２２Ｂのゲート、及びトランジスタ２３Ｂのゲートに与える信号“Ｈ”の電位を決定する。トランジスタ２４Ｇは、ダイオード接続されたトランジスタであり、トランジスタ２４Ｇの電流供給能力が、トランジスタ２４Ｅのスイッチング速度を決定する。なお、容量素子２４Ｈは、ブートストラップの機能を有し、トランジスタ２４Ｅのゲートに与える電位を持ち上げることで、トランジスタ２４Ｅの電流供給能力を増大させる効果を有する。トランジスタ２２Ｂのゲート、及びトランジスタ２３Ｂのゲートに対し充放電を早くすることができる。なお、電源線Ｖ４Ａに与えられる電位は、電源線Ｖ５Ａに与えられる電位よりも大きいことが好ましい。もしくは電源線Ｖ４Ａ、及び電源線Ｖ５Ａに与えられる電位が同じでもよい。同じ電位にすることで、使用する電源の種類を減らすことができる。

なお、受信回路１０Ａを構成するオペアンプ１１Ｂ１、又は回路１４Ａを構成する複数のトランジスタは、チャネル形成領域の半導体層に酸化物半導体を有するトランジスタを用いることが好ましい。

図３（Ａ）で説明した受信回路１０の動作について、図６に示すタイミングチャートを用いて説明する。

時刻Ｔ０では、入力端子ＩＮＰに信号“Ｈ”、入力端子ＩＮＭに信号“Ｌ”、信号線Ｇ１に信号“Ｈ”、信号線Ｇ２に信号“Ｈ”、信号線Ｇ３に信号“Ｈ”、信号線Ｇ４に信号“Ｈ”、及び信号線Ｇ５に信号“Ｌ”が与えられる。例えば、信号線Ｇ１に与えられる信号“Ｈ”の電位は、電源線Ｖ２の電位以上であることが好ましい。信号線Ｇ２に与えられる信号“Ｈ”の電位は、電源線Ｖ３の電位以上であることが好ましい。信号線Ｇ３に与えられる信号“Ｈ”の電位は、電源線Ｖ４の電位以上であることが好ましい。信号線Ｇ４に与えられる信号“Ｈ”の電位は、電源線Ｖ３の電位以上であることが好ましい。信号線Ｇ５に与えられる信号“Ｈ”の電位は、電源線Ｖ６の電位であることが好ましい。

入力端子ＩＮＰ、入力端子ＩＮＭに与えられる信号は、ディファレンシャル方式の規格に準拠する電位が与えられることが好ましい。例えば、ＬＶＤＳの場合、入力端子ＩＮＰに１．４Ｖの電位が与えられる期間、入力端子ＩＮＭには１．０５Ｖが与えられる。又は、入力端子ＩＮＰに１．０５Ｖの電位が与えられる期間、入力端子ＩＮＭには１．４Ｖが与えられる。

例えば、信号線Ｇ１、又は信号線Ｇ２に与えられる信号によって、ノードＮ１に与えられるプログラム電位Ｖｒｅｆ１は、電源線Ｖ６を基準として与えられ、ノードＮ２に与えられるプログラム電位Ｖｒｅｆ２は、電源線Ｖ６を基準として与えられ、ノードＮ３に与えられるプログラム電位Ｖｒｅｆ１Ａは、電源線Ｖ６を基準として与えられ、ノードＮ４に与えられるプログラム電位Ｖｒｅｆ２Ａは、電源線Ｖ６を基準として与えられることが好ましい。なお、図６では、プログラム電位Ｖｒｅｆ１と同じ電位が、プログラム電位Ｖｒｅｆ２、Ｖｒｅｆ１Ａ、及びＶｒｅｆ２Ａとして与えられる例を示している。

時刻Ｔ１では、信号線Ｇ５に信号“Ｈ”が与えられる。信号線Ｇ５に与えられる信号の大きさは、電源線Ｖ３よりも大きいことが好ましい。信号線Ｇ５に信号“Ｈ”が与えられることでトランジスタ３６、及びトランジスタ３７がオン状態になり、トランジスタ３１のゲート、トランジスタ３２のゲートは、電源線Ｖ３の電位が与えられる。

時刻Ｔ２では、信号線Ｇ１に信号“Ｌ”が与えられ、信号線Ｇ２に信号“Ｌ”が与えられ、信号線Ｇ３に信号“Ｌ”が与えられ、信号線Ｇ４に信号“Ｌ”が与えられ、信号線Ｇ５に信号“Ｌ”が与えられる。信号線Ｇ１乃至信号線Ｇ５に与えられる信号の大きさは、電源線Ｖ６に与えられる電位と同じ電位であることが好ましい。信号線Ｇ５に信号“Ｌ”が与えられることでトランジスタ３６、及びトランジスタ３７がオフ状態になり、トランジスタ３１のゲート、トランジスタ３２のゲートは、浮遊状態になり電源線Ｖ３に与えられる電位を保持する。したがって、トランジスタ３１、又はトランジスタ３２は、出力端子１１Ａ３、又は出力端子１１Ａ４に出力する出力信号の電流源として機能する。なお、トランジスタ３１のゲート、又はトランジスタ３２のゲートに与えられる電位は、容量素子３８、又は容量素子３９を用いたブートストラップによって持ち上げられる。したがって、トランジスタ３１又はトランジスタ３２は、電流供給能力が増大する。

時刻Ｔ３では、入力端子ＩＮＰに信号“Ｌ”が与えられ、さらに、入力端子ＩＮＭに信号“Ｈ”が与えられる。出力端子ＯＵＴには、信号“Ｌ”が出力される。

時刻Ｔ４では、入力端子ＩＮＰに信号“Ｈ”が与えられ、さらに、入力端子ＩＮＭに信号“Ｌ”が与えられる。出力端子ＯＵＴには、信号“Ｈ”が出力される。

時刻Ｔ５以降は、入力端子ＩＮＰ、又は入力端子ＩＮＭに与える信号により出力端子ＯＵＴが決定される。

受信回路１０は、受信回路１０が有するばらつき、又はオフセット成分をキャンセルすることができる。したがって、ディファレンシャル方式で受信した第１の信号又は第２の信号は、シングルエンド方式の第３の信号に正しく変換される。

図７では、本実施の形態の受信回路を有する電子機器について詳細に説明する。電子機器１００は、制御部１０１と、表示装置１１０とを有することが好ましい。制御部１０１は、プロセッサ１０２、通信回路１０３、入出力回路１０４、ストレージ１０５、及びメモリ１０６等を有する。通信回路１０３は、有線通信、無線通信の機能を備えることが好ましい。また、入出回路１０４は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定する機能を含むもの）、イメージセンサ、キーボードなどを有することができる。

表示装置１１０は、ディスプレイコントローラ１１１と、表示パネル１２１とを有する。ディスプレイコントローラ１１１は、制御部１１２、フレームメモリ１１３、及びドライバ回路１１４を有する。制御部１１２は、演算部１１２Ａ、及びタイミング生成回路１１２Ｂを有する。ドライバ回路１１４は、複数の送信回路５３を有する。

表示パネル１２１は、ソースドライバ回路１２２、ゲートドライバ回路１２３、及び表示部１２４を有する。ソースドライバ回路１２２は、複数の受信回路５４を有する。なお、受信回路５４が本実施の形態で説明した受信回路１０に相当する。表示部１２４は、複数の画素１２４Ａを有する。

フレームメモリ１１３に記憶される画像信号は、ディスプレイコントローラ１１１によって送信回路５３を用いて受信回路５４に送信される。なお、画像信号は、送信回路５３によってディファレンシャル方式の第１の信号に変換されて送信される。

受信回路５４は、ディファレンシャル方式で受信した第１の信号又は第２の信号をシングルエンド方式の第３の信号に変換することができる。ソースドライバ回路１２２は、第３の信号をアナログ信号に変換することができる。ゲートドライバ回路１２３によって選択される画素は第３の信号が与えられ、画素は第３の信号によって表示を行うことができる。

表示パネル１２１の表示部１２４が有する画素１２４Ａについて、図８（Ａ）に示す回路図を用いて詳細に説明する。画素１２４Ａは、信号線Ｇ１、信号線Ｇ２、信号線Ｇ３、配線Ｓ１、配線ＭＮ１、配線Ａｎｏ、及び配線Ｃａｔｈが接続される。画素１２４Ａは、トランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ４４、容量素子４５、容量素子４６、発光素子４７を有する。なお、画素１２４Ａは、トランジスタ４４、容量素子４６を有さない構成でもよい。

トランジスタ４１のゲートは、信号線Ｇ１と電気的に接続される。トランジスタ４１のソース又はドレインの一方は、配線Ｓ１と電気的に接続される。トランジスタ４１のソース又はドレインの他方は、トランジスタ４２のゲート、容量素子４５の電極の一方、及び容量素子４６の電極の一方と電気的に接続される。

トランジスタ４２のソース又はドレインの一方は、発光素子４７の電極の一方、トランジスタ４３のソース又はドレインの一方、及び容量素子４５の電極の他方が電気的に接続される。トランジスタ４２のソース又はドレインの他方は、配線Ａｎｏと電気的に接続される。発光素子４７の電極の他方は、配線Ｃａｔｈと電気的に接続される。トランジスタ４３のソース又はドレインの他方は、配線ＭＮ１と電気的に接続される。

トランジスタ４４のゲートは、信号線Ｇ３と電気的に接続される。トランジスタ４４のソース又はドレインの一方は、配線Ｓ１と電気的に接続される。トランジスタ４４のソース又はドレインの他方は、容量素子４６の電極の他方と電気的に接続される。

ノードＦＮ１は、トランジスタ４２のゲート、容量素子４５の電極の一方、及び容量素子４６の電極の一方が接続される配線を示す。ノードＦＮ２は、トランジスタ４４のソース又はドレインの他方、容量素子４６の電極の他方が接続される配線を示す。

画素１２４Ａは、信号線Ｇ１、信号線Ｇ２、及び信号線Ｇ３を介してゲートドライバ回路１２３から異なる走査信号が与えられる。また、画素１２４Ａは、配線Ｓ１を介して画像信号が与えられる。また、画素１２４Ａは、配線ＭＮ１を介して画素１２４Ａに流れる電流を観測信号としてモニタすることができる。なお、観測信号は、トランジスタ４３を流れる電流、又は、発光素子４７に流れる電流のいずれかである。

画素１２４Ｂについて、図８（Ｂ）に示す回路図を用いて詳細に説明する。ここでは、図８（Ａ）で説明した画素１２４Ａと異なる点について説明する。画素１２４Ｂは、トランジスタ４１、トランジスタ４２、トランジスタ４３、又はトランジスタ４４のいずれか一、もしくは複数が、バックゲートを有している点が異なっている。なお図８（Ｂ）では、全てのトランジスタがバックゲートを有する例を示している。トランジスタが、バックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。

なお、表示パネル１２１は、ゲートドライバ回路１２３、表示部１２４、及びソースドライバ回路に含まれる受信回路１０を構成するオペアンプ１１、又は回路１４を構成する複数のトランジスタが同じ基板上に形成されていることが好ましい。

なお、トランジスタは、チャネル形成領域の半導体層に酸化物半導体を有するトランジスタが好ましい。当該トランジスタは、オフ電流を低くできる。よって、プログラム電位、プリセット電位、又は画像信号等の保持時間を長くできる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を有する。半導体層に酸化物半導体を有するトランジスタについては、実施の形態５で詳細な説明をする。

又は、トランジスタのチャネル形成領域の半導体層にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、液晶素子を用いた表示装置の構成例と、発光素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した表示装置の要素、動作及び機能の説明は省略する。

本実施の形態で説明する表示装置には、実施の形態１で説明した受信回路を用いることができる。なお、以下に説明する走査線駆動回路はゲートドライバ回路、信号線駆動回路はソースドライバ回路に相当する。図９（Ａ）、（Ｂ）、及び（Ｃ）は、表示装置を説明する図である。

図９（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５及び第２の基板４００６によって封止されている。

図９（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、及び共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体又は多結晶半導体で形成されている。共通線駆動回路２４１ａは、実施の形態１に示した配線Ａｎｏ、Ｃａｔｈなどに規定の電位を供給する機能を有する。

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、及び信号線駆動回路２３２ａに与えられる各種信号及び電位は、ＦＰＣ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

走査線駆動回路２２１ａ及び共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａ及び信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。

図９（Ｂ）は、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部又は全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。

図９（Ｂ）では、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

また、図９（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

また、図９（Ｂ）では、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部を別途形成して実装しても良い。また、図９（Ｃ）に示すように、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成してもよい。

また、表示装置は、表示素子が封止された状態にある表示パネルと、該表示パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

また第１の基板上に設けられた表示部及び走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

また、第２の基板４００６上には入力装置４２００を設けることができる。図９（Ａ）乃至（Ｃ）に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。

本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接又は接触を検知することのできる様々なセンサを、検知素子として適用することができる。

センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。

本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。

静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。

本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板及び対向基板の一方又は双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。

図１０（Ａ）及び（Ｂ）は、タッチパネルの一例を説明する図である。図１０（Ａ）は、タッチパネル４２１０の斜視図である。図１０（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。

タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。

タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。

入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８及び複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７又は配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７及び複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。

又は、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

図１１（Ａ）及び（Ｂ）は、表示装置の断面図を説明する図である。図１１（Ａ）及び（Ｂ）は、図９（Ｂ）中でＮ１－Ｎ２の一点鎖線で示した部位の断面図である。図１１（Ａ）及び（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１１（Ａ）及び（Ｂ）では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、及び絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、及びトランジスタ４０１１のソース電極及びドレイン電極と同じ導電層で形成されている。

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１１（Ａ）及び（Ｂ）では、表示部２１５に含まれるトランジスタ４０１０、及び走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１１（Ａ）及び（Ｂ）では、トランジスタ４０１０及びトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。

図１１（Ａ）及び（Ｂ）では、トランジスタ４０１０及びトランジスタ４０１１上に絶縁層４１１２が設けられている。また、図１１（Ｂ）では、絶縁層４１１２上に隔壁４５１０が形成されている。

また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

また、図１１（Ａ）及び（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極及びドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。

一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間、電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１１（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１１（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。

液晶素子４０１３として、様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ－ＩＰＳモード、ゲストホストモード等が適用された液晶素子を用いることができる。

また、本実施の形態に示す液晶表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

なお、液晶素子は、液晶の光学変調作用によって光の透過又は非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

図１１（Ａ）及び（Ｂ）では、縦電界方式の液晶素子を有する液晶表示装置の例を示したが、本発明の一態様には、横電界方式の液晶素子を有する液晶表示装置を適用することができる。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良又は破損を軽減することができる。

また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いてもよい。

また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライト、及びサイドライトとして、マイクロＬＥＤなどを用いてもよい。

図１１（Ａ）に示す表示装置では、基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料又は染料が含まれた樹脂材料などが挙げられる。遮光層及び着色層の形成は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。

また、図１１（Ａ）及び（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。

また、表示装置に含まれる表示素子として発光素子を用いることができる。発光素子としては、例えば、エレクトロルミネッセンスを利用するＥＬ素子を適用することがでぎる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。

また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。

ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。

図１１（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。

隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、又は黄などとすることができる。

カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。

なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコン系樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。

シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。

表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。

第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、又はその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。

また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンもしくはその誘導体、ポリピロールもしくはその誘導体、ポリチオフェンもしくはその誘導体、又は、アニリン、ピロール及びチオフェンの２種以上からなる共重合体もしくはその誘導体などがあげられる。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

なお、図１２に示すように、トランジスタや容量素子が高さ方向に重なる領域を有するようなスタック構造としてもよい。例えば、駆動回路を構成するトランジスタ４０１１及びトランジスタ４０２２を重ねて配置すれば、狭額縁の表示装置とすることができる。また、画素回路を構成するトランジスタ４０１０、トランジスタ４０２３、容量素子４０２０などが一部でも重なる領域を有するように配置すれば開口率や解像度を向上させることができる。なお、図１２では図１１（Ａ）に示す液晶表示装置にスタック構造を応用した例を示しているが、図１１（Ｂ）に示すＥＬ表示装置に応用してもよい。

また、画素回路において、電極や配線に可視光に対して透光性の高い透光性導電膜を用いることで、画素内の光の透過率を高めることができ、実質的に開口率を向上させることができる。なお、ＯＳトランジスタを用いる場合は半導体層も透光性を有するため、さらに開口率を高めることができる。これらは、トランジスタ等をスタック構造としない場合においても有効である。

また、液晶表示装置と発光装置を組み合わせて表示装置を構成してもよい。

発光装置は表示面の逆側、又は表示面の端部に配置される。発光装置は表示素子に光を供給する機能を有する。発光装置は、バックライトとも呼ぶことができる。

ここで、発光装置は、板状又はシート状の導光部（導光板ともいう）と、異なる色の光を呈する複数の発光素子を有することができる。当該発光素子を導光部の側面近傍に配置すると、導光部側面から内部へ光を発することができる。導光部は光路を変更する機構（光取り出し機構ともいう）を有しており、これにより、発光装置は表示パネルの画素部に光を均一に照射することができる。又は、導光部を設けず、画素の直下に発光装置を配置する構成としてもよい。

発光装置は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色の発光素子を有することが好ましい。さらに白色（Ｗ）の発光素子を有していてもよい。これら発光素子として発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いることが好ましい。

さらに、発光素子は、その発光スペクトルの半値全幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍ）が、５０ｎｍ以下、好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下である、極めて色純度の高い発光素子であることが好ましい。なお、発光スペクトルの半値全幅は、小さければ小さいほどよいが、例えば１ｎｍ以上とすることができる。これにより、カラー表示を行う際に、色再現性が高い鮮やかな表示を行うことができる。

また、赤色の発光素子は、発光スペクトルのピーク波長が、６２５ｎｍ以上６５０ｎｍ以下の範囲内に位置する素子を用いることが好ましい。また、緑色の発光素子は、発光スペクトルのピーク波長が、５１５ｎｍ以上５４０ｎｍ以下の範囲内に位置する素子を用いることが好ましい。青色の発光素子は、発光スペクトルのピーク波長が、４４５ｎｍ以上４７０ｎｍ以下の範囲内に位置する素子を用いることが好ましい。

表示装置は、３色の発光素子を順次点滅させるとともに、これと同期させて画素を駆動し、継時加法混色法に基づいてカラー表示を行うことができる。当該駆動方法は、フィールドシーケンシャル駆動とも呼ぶことができる。

フィールドシーケンシャル駆動では、鮮やかなカラー画像を表示することができる。また、滑らかな動画像を表示することができる。また上記駆動方法を用いることで、１つの画素を複数の異なる色の副画素で構成する必要がなく、１つの画素の有効反射面積（有効表示面積、開口率ともいう）を大きくできるため、明るい表示を行うことができる。さらに、画素にカラーフィルタを設ける必要がないため、画素の透過率も向上させることもでき、さらに明るい表示を行うことができる。また、作製工程を簡略化でき、作製コストを低減することができる。

図１３（Ａ）、（Ｂ）は、フィールドシーケンシャル駆動が可能な表示装置の断面概略図の一例である。当該表示装置の基板４００１側にはＲＧＢ各色の発光が可能なバックライトユニットが設けられる。なお、フィールドシーケンシャル駆動では、ＲＧＢ各色の時分割発光で色を表現するため、カラーフィルタは不要となる。

図１３（Ａ）に示すバックライトユニット４３４０ａは、画素の直下に拡散板４３５２を介して発光素子４３４２が複数設けられた構成である。拡散板４３５２は、発光素子４３４２から基板４００１側に射出された光を拡散し、表示部面内の輝度を均一化する機能を有する。発光素子４３４２と拡散板４３５２との間には、必要に応じて偏光板を設けてもよい。また、拡散板４３５２は不要であれば設けなくてもよい。また、遮光層４１３２を省いた構成としてもよい。

バックライトユニット４３４０ａは、発光素子４３４２を多く搭載することができるため、明るい表示が可能となる。また、導光板は不要であり、発光素子４３４２の光の効率を損ないにくい利点がある。なお、必要に応じて発光素子４３４２に光拡散用のレンズ４３４４を設けてもよい。

図１３（Ｂ）に示すバックライトユニット４３４０ｂは、画素の直下に拡散板４３５２を介して導光板４３４１が設けられた構成である。導光板４３４１の端部には発光素子４３４２が複数設けられる。導光板４３４１は、拡散板４３５２とは逆側に凹凸形状を有し、導波した光を当該凹凸形状で散乱して拡散板４３５２の方向に射出することができる。

発光素子４３４２は、プリント基板４３４７に固定することができる。なお、図１３（Ｂ）では、ＲＧＢ各色の発光素子４３４２が重なるように図示しているが、奥行方向にＲＧＢ各色の発光素子４３４２が並ぶように配置することもできる。また、導光板４３４１において、発光素子４３４２とは反対側の側面には、可視光を反射する反射層４３４８を設けてもよい。

バックライトユニット４３４０ｂは、発光素子４３４２を少なくすることができるため、低コストかつ薄型とすることができる。

また、液晶素子には、光散乱型液晶素子を用いてもよい。光散乱型液晶素子としては、液晶と高分子の複合材料を有する素子を用いることが好ましい。例えば、高分子分散型液晶素子を用いることができる。又は、高分子ネットワーク型液晶（ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ））素子を用いてもよい。

光散乱型液晶素子は、一対の電極で挟まれる樹脂部の３次元ネットワーク構造中に液晶部が設けられた構造である。液晶部に用いる材料としては、例えばネマティック液晶を用いることができる。また、樹脂部としては光硬化樹脂を用いることができる。光硬化樹脂としては、例えば、アクリレート、メタクリレートなどの単官能モノマー、ジアクリレート、トリアクリレート、ジメタクリレート、トリメタクリレートなどの多官能モノマー、又は、これらを混合させた重合性化合物を用いることができる。

光散乱型液晶素子は液晶材料の屈折率の異方性を利用し、光を透過又は散乱させることにより表示を行う。また、樹脂部も屈折率の異方性を有していてもよい。光散乱型液晶素子に印加される電圧に従って液晶分子が一定方向に配列するとき、液晶部と樹脂部の屈折率の差が小さくなり、当該方向に沿って入射する光は液晶部で散乱されることなく透過する。したがって、光散乱型液晶素子は当該方向からは透明な状態に視認される。一方で、印加される電圧に従って液晶分子の配列がランダムとなるとき、液晶部と樹脂部の屈折率の差に大きな変化が生じないため、入射する光は液晶部で散乱される。したがって、光散乱型液晶素子は視認の方向を問わず不透明の状態となる。

図１４（Ａ）は、図１３（Ａ）の表示装置の液晶素子４０１３を光散乱型液晶素子４０１６に置き換えた構成である。光散乱型液晶素子４０１６は、液晶部及び樹脂部を有する複合層４００９、ならびに電極層４０３０、４０３１を有する。フィールドシーケンシャル駆動に関する要素は、図１３（Ａ）と同じであるが、光散乱型液晶素子４０１６を用いる場合は、配向膜及び偏光板が不要となる。なお、スペーサ４０３５は球状の形態で図示しているが、柱状であってもよい。

図１４（Ｂ）は、図１３（Ｂ）の表示装置の液晶素子４０１３を光散乱型液晶素子４０１６に置き換えた構成である。図１３（Ｂ）の構成では、光散乱型液晶素子４０１６に電圧を印加しないときに光を透過し、電圧を印加したときに光を散乱させるモードで動作する構成とすることが好ましい。当該構成とすることで、ノーマル状態（表示をさせない状態）で透明な表示装置とすることができる。この場合は、光を散乱させる動作を行ったときにカラー表示を行うことができる。

図１４（Ｂ）に示す表示装置の変形例を図１５（Ａ）乃至（Ｅ）に示す。なお、図１５（Ａ）乃至（Ｅ）においては、明瞭化のため、図１４（Ｂ）の一部要素を用い、他の要素を省いて図示している。

図１５（Ａ）は、基板４００１が導光板としての機能を有する構成である。基板４００１の外側の面には、凹凸形状を設けてもよい。当該構成では、導光板を別途設ける必要がなくなるため、製造コストを低減することができる。また、当該導光板による光の減衰もなくなるため、発光素子４３４２が射出する光を効率良く利用することができる。

図１５（Ｂ）は、複合層４００９の端部近傍から光を入射する構成である。複合層４００９と基板４００６との界面、及び複合層４００９と基板４００１との界面での全反射を利用し、光散乱型液晶素子から外部に光を射出することができる。複合層４００９の樹脂部には、基板４００１及び基板４００６よりも屈折率が大きい材料を用いる。

なお、発光素子４３４２は表示装置の一辺に設けるだけでなく、図１５（Ｃ）に示すように対向する二辺に設けてもよい。さらに、三辺又は四辺に設けてもよい。発光素子４３４２を複数の辺に設けることで、光の減衰を補うことができ、大面積の表示素子にも対応することができる。

図１５（Ｄ）は、発光素子４３４２から射出される光がミラー４３４５を介して表示装置に導光される構成である。当該構成により表示装置に一定の角度からの導光を行いやすくなるため、効率良く全反射光を得ることができる。

図１５（Ｅ）は、複合層４００９上に層４００３及び層４００４の積層を有する構成である。層４００３及び層４００４の一方はガラス基板などの支持体であり、他方は無機膜、有機樹脂のコーティング膜又はフィルムなどで形成することができる。複合層４００９の樹脂部には、層４００４よりも屈折率が大きい材料を用いる。また、層４００４には層４００３よりも屈折率が大きい材料を用いる。

複合層４００９と層４００４との間には一つ目の界面が形成され、層４００４と層４００３との間には二つ目の界面が形成される。当該構成により、一つ目の界面で全反射されず通り抜けた光を二つ目の界面で全反射させ、複合層４００９に戻すことができる。したがって、発光素子４３４２が射出する光を効率良く利用することができる。

なお、図１４（Ｂ）及び図１５（Ａ）乃至（Ｅ）における構成は、互いに組み合すことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。

本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。

〔ボトムゲート型トランジスタ〕
図１６（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０のチャネル長方向の断面図である。図１６（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。

また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａ及び電極７４４ｂを有する。電極７４４ａは、ソース電極又はドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極又はドレイン電極の他方として機能できる。電極７４４ａの一部、及び電極７４４ｂの一部は、絶縁層７４１上に形成される。

絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。

また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂ及び絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

半導体層７４２に酸化物半導体を用いる場合、電極７４４ａ及び電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。したがって、当該領域はソース領域又はドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。

半導体層７４２にソース領域及びドレイン領域が形成されることにより、電極７４４ａ及び電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。

半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、及び半導体層７４２と電極７４４ｂの間に、ｎ型半導体又はｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体又はｐ型半導体として機能する層は、トランジスタのソース領域又はドレイン領域として機能することができる。

絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、又は低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。

図１６（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料及び方法で形成することができる。

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

また、電極７４６及び電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、及び絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。

なお、電極７４６又は電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６及び電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

半導体層７４２を挟んで電極７４６及び電極７２３を設けることで、更には、電極７４６及び電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。

したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。

また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。

本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。

図１６（Ｂ１）は、図１６（Ａ１）とは異なる構成のチャネル保護型のトランジスタ８２０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７２９の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。

図１６（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。

また、トランジスタ８２０及びトランジスタ８２１は、トランジスタ８１０及びトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。

図１６（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａ及び電極７４４ｂを形成する。このため、電極７４４ａ及び電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

図１６（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。

図１７（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）、及び（Ｃ２）にトランジスタ８１０、８１１、８２０、８２１、８２５、及び８２６のチャネル幅方向の断面図をそれぞれ示す。

図１７（Ｂ２）、（Ｃ２）に示す構造では、ゲート電極とバックゲート電極とが接続され、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲート電極とバックゲート電極と挟まれている。

ゲート電極及びバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層７４２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層７２６、７４１、７２８、７２９を間に挟んでゲート電極又はバックゲート電極に覆われた構成である。

当該構成とすることで、トランジスタに含まれる半導体層７４２を、ゲート電極及びバックゲート電極の電界によって電気的に取り囲むことができる。

トランジスタ８２１又はトランジスタ８２６のように、ゲート電極及びバックゲート電極の電界によって、チャネル形成領域が形成される半導体層７４２を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。

Ｓ－ｃｈａｎｎｅｌ構造とすることで、ゲート電極及びバックゲート電極の一方又は双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加することができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化することが可能となる。また、Ｓ－ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的強度を高めることができる。

〔トップゲート型トランジスタ〕
図１８（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａ及び電極７４４ｂを形成する点がトランジスタ８１０やトランジスタ８２０と異なる。電極７４４ａ及び電極７４４ｂは、絶縁層７２８及び絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。

また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。

図１８（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。

また、図１８（Ｂ１）に示すトランジスタ８４４及び図１８（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１８（Ｃ１）に示すトランジスタ８４６及び図１８（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。

トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

図１９（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）、及び（Ｃ２）にトランジスタ８４２、８４３、８４４、８４５、８４６、８４７のチャネル幅方向の断面図をそれぞれ示す。

トランジスタ８４３、トランジスタ８４５、及びトランジスタ８４７は、それぞれ先に説明したＳ－ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４３、トランジスタ８４５、及びトランジスタ８４７をＳ－ｃｈａｎｎｅｌ構造としなくてもよい。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０（Ａ）乃至（Ｆ）に示す。

図２０（Ａ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２０（Ｂ）はデジタルサイネージであり、柱９２１の側面に大型の表示部９２２が取り付けられた構成を有する。表示部９２２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２０（Ｃ）は携帯電話機の一例であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９５１及び表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２０（Ｄ）はビデオカメラであり、第１筐体９０１、第２筐体９０２、表示部９０３、操作キー９０４、レンズ９０５、接続部９０６、スピーカ９０７等を有する。操作キー９０４及びレンズ９０５は第１筐体９０１に設けられており、表示部９０３は第２筐体９０２に設けられている。表示部９０３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２０（Ｅ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２０（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、トランジスタのチャネル形成領域に好適に用いることができる金属酸化物について説明する。

トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ－ＯＳなどを用いることができる。

シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。

半導体層は、例えばインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する金属酸化物がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性又は実質的に高純度真性な金属酸化物と呼ぶ。当該金属酸化物は欠陥準位密度が低く、安定な特性を有する金属酸化物であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。

また、本発明の一態様で開示されるトランジスタの半導体層には、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。

なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体又はＣＡＣ－ＯＳを好適に用いることができる。また、非単結晶酸化物半導体としては、ｎｃ－ＯＳ又はＣＡＡＣ－ＯＳを好適に用いることができる。

なお、本発明の一態様では、トランジスタの半導体層として、ＣＡＣ－ＯＳを用いると好ましい。ＣＡＣ－ＯＳを用いることで、トランジスタに高い電気特性又は高い信頼性を付与することができる。

なお、半導体層がＣＡＡＣ－ＯＳの領域、多結晶酸化物半導体の領域、ｎｃ－ＯＳの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。

以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、又はＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、又はＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ－ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。

またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、輝度の高いリング状の領域と、該リング状の領域内に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、及び高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。

また、半導体層にＣＡＣ－ＯＳを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いため、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路（とくに、信号線駆動回路が有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。

また、半導体層にＣＡＣ－ＯＳを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のよう高解像度であり、且つ大型の表示装置において、半導体層にＣＡＣ－ＯＳを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。

又は、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

ＦＮ１：ノード、ＦＮ２：ノード、Ｇ１：信号線、Ｇ２：信号線、Ｇ３：信号線、Ｇ４：信号線、Ｇ５：信号線、ＩＭ１：入力端子、ＩＭ２：入力端子、ＩＰ１：入力端子、ＩＰ２：入力端子、ＭＮ１：配線、Ｎ１：ノード、Ｎ２：ノード、Ｎ３：ノード、Ｎ４：ノード、Ｎ５：ノード、Ｎ６：ノード、ＯＭ１：出力端子、ＯＭ２：出力端子、ＯＰ１：出力端子、ＯＰ２：出力端子、Ｖ１：電源線、Ｖ２：電源線、Ｖ３：電源線、Ｖ４：電源線、Ｖ４Ａ：電源線、Ｖ５：電源線、Ｖ５Ａ：電源線、Ｖ６：電源線、Ｖ７：電源線、Ｖ８：電源線、Ｖｒｅ１：プログラム電位、Ｖｒｅｆ１：プログラム電位、Ｖｒｅｆ１Ａ：プログラム電位、Ｖｒｅｆ２：プログラム電位、Ｖｒｅｆ２Ａ：プログラム電位、Ｖｒｅｆ３：プリセット電位、Ｖｒｅｆ４：プリセット電位、１０：受信回路、１０Ａ：受信回路、１１：オペアンプ、１１Ａ：オペアンプ、１１Ａ１：入力端子、１１Ａ２：入力端子、１１Ａ３：出力端子、１１Ａ４：出力端子、１１Ｂ：オペアンプ、１１Ｂ１：オペアンプ、１２：トランジスタ、１２Ａ：素子、１２Ｂ：素子、１２Ｃ：素子、１３Ａ：素子、１３Ｂ：素子、１３Ｃ：素子、１４：回路、１４Ａ：回路、１４Ｂ：回路、１４Ｃ：回路、１４Ｃ１：回路、１５：発光素子、１５Ａ：トランジスタ、１５Ｂ：トランジスタ、１６Ａ：トランジスタ、１６Ｂ：トランジスタ、１７ａ：トランジスタ、１７Ａ：トランジスタ、１７Ｂ：トランジスタ、１８：抵抗素子、１９ａ：入力端子、１９Ａ：トランジスタ、１９ｂ：入力端子、１９Ｂ：トランジスタ、１９ｃ：出力端子、１９ｄ：出力端子、１９ｅ：入力端子、１９ｆ：入力端子、１９ｇ：出力端子、１９ｈ：入力端子、２０Ａ：回路、２０Ｂ：回路、２１Ａ：トランジスタ、２１Ｂ：トランジスタ、２２Ａ：トランジスタ、２２Ｂ：トランジスタ、２３Ａ：トランジスタ、２３Ｂ：トランジスタ、２３Ｃ：容量素子、２４Ａ：トランジスタ、２４Ｂ：トランジスタ、２４Ｃ：トランジスタ、２４Ｄ：容量素子、２４Ｅ：トランジスタ、２４Ｆ：トランジスタ、２４Ｇ：トランジスタ、２４Ｈ：容量素子、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：トランジスタ、３６：トランジスタ、３７：トランジスタ、３８：容量素子、３９：容量素子、４１：トランジスタ、４２：トランジスタ、４３：トランジスタ、４４：トランジスタ、４５：容量素子、４６：容量素子、４７：発光素子、５０：受信回路、５１：制御部、５２：制御部、５３：送信回路、５４：受信回路、５５：伝送路、５６：伝送路、５７：抵抗素子、１００：電子機器、１０１：制御部、１０２：プロセッサ、１０３：通信回路、１０４：入出力回路、１０５：ストレージ、１０６：メモリ、１１０：表示装置、１１１：ディスプレイコントローラ、１１２：制御部、１１２Ａ：演算部、１１２Ｂ：タイミング生成回路、１１３：フレームメモリ、１１４：ドライバ回路、１２１：表示パネル、１２２：ソースドライバ回路、１２３：ゲートドライバ回路、１２４：表示部、１２４Ａ：画素、１２４Ｂ：画素

Claims (6)

1. ディファレンシャル方式で与えられる第１の信号及び第２の信号をシングルエンド方式の第３の信号に変換して出力する受信回路であって、
   オペアンプと、第１の素子と、第２の素子と、第３の素子と、第１のトランジスタと、第１の回路と、抵抗素子と、を有し、
   前記オペアンプは、第１の入力端子と、第２の入力端子と、第１の出力端子とを有し、
   前記オペアンプの前記第１の出力端子は、前記第１の素子の第１の電極と電気的に接続され、
   前記第１の素子の第２の電極は、第１のノードを介して前記第１の回路と電気的に接続され、
   前記オペアンプの前記第１の入力端子は、第２のノードを介して前記第２の素子の第１の電極と電気的に接続され、
   前記オペアンプの前記第２の入力端子は、第３のノードを介して前記第３の素子の第１の電極と電気的に接続され、
   前記第２の素子の第２の電極は、前記受信回路の第１の入力端子を介して第１の伝送路と電気的に接続され、
   前記第３の素子の第２の電極は、前記受信回路の第２の入力端子を介して第２の伝送路と電気的に接続され、
   前記第１の伝送路は、前記抵抗素子を介して前記第２の伝送路と電気的に接続され、
   前記第１のノードには、前記第１のトランジスタのソース又はドレインの一方が電気的に接続され、
   前記受信回路の前記第１の入力端子には、前記第１の信号が与えられ、
   前記受信回路の前記第２の入力端子には、前記第１の信号が反転した前記第２の信号が与えられ、
   前記オペアンプは、前記第１の出力端子が出力する信号を前記第１の素子に与え、
   前記第１のノードには、前記第１のトランジスタを介して第１のプリセット電位が与えられ、
   前記第１の素子には、前記第１のプリセット電位によって前記オペアンプのばらつきを含む信号が記憶され、
   前記第１の回路は、前記第１のプリセット電位が与えられることで前記オペアンプのばらつきを含む信号に影響されずに前記第３の信号の初期値を決定し、
   前記第１の回路は、第２のトランジスタ乃至第１０のトランジスタと、第１の容量素子及び第２の容量素子と、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１の回路の第１の入力端子と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、第６の電源線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのゲートは、前記第１の回路の第２の入力端子と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２の電源線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６の電源線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、第３の電源線と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第６の電源線と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
   前記第８のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのゲートと電気的に接続され、
   前記第８のトランジスタのソース又はドレインの他方は、第４の電源線と電気的に接続され、
   前記第８のトランジスタのゲートは、前記第４の電源線と電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第１の回路の出力端子と電気的に接続され、
   前記第９のトランジスタのソース又はドレインの他方は、第５の電源線と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第６の電源線と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第１の回路の前記出力端子と電気的に接続され、
   前記第１の容量素子の第１の電極は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第１の容量素子の第２の電極は、前記第１０のトランジスタのゲートと電気的に接続され、
   前記第２の容量素子の第１の電極は、前記第１の回路の前記出力端子と電気的に接続され、
   前記第２の容量素子の第２の電極は、前記第９のトランジスタのゲートと電気的に接続される受信回路。
2. 請求項１において、
   前記第１の素子は、第３の容量素子であり、
   前記第２の素子は、第４の容量素子であり、
   前記第３の素子は、第５の容量素子である受信回路。
3. 請求項１又は請求項２において、
   前記受信回路は、さらに第１１のトランジスタを有し、
   前記第２のノードには、前記第１１のトランジスタのソース又はドレインの一方が電気的に接続され、
   前記第２の素子には、前記第１の信号が与えられ、
   前記第２のノードには、前記第１１のトランジスタを介して第１のプログラム電位が与えられ、
   前記第２の素子には、前記第１のプログラム電位によって前記第１の信号が含むばらつきが記憶され、
   前記オペアンプは、前記第１のプログラム電位が与えられることで前記第１の信号が含むばらつきに影響されずに前記第１の出力端子に前記オペアンプのばらつきを含む信号を出力する受信回路。
4. 請求項１乃至請求項３のいずれか一において、
   前記受信回路は、さらに第１２のトランジスタを有し、
   前記オペアンプは、さらに第２の出力端子を有し、
   前記第３のノードには、前記第１２のトランジスタのソース又はドレインの一方が電気的に接続され、
   前記第３の素子には、前記第２の信号が与えられ、
   前記第３のノードには、前記第１２のトランジスタを介して第２のプログラム電位が与えられ、
   前記第３の素子には、前記第２のプログラム電位によって前記第２の信号が含むばらつきが記憶され、
   前記オペアンプは、前記第２のプログラム電位が与えられることで前記第２の信号が含むばらつきに影響されずに前記第２の出力端子に前記オペアンプのばらつきを含む信号を出力する受信回路。
5. 請求項１乃至請求項４のいずれか一において、
   前記オペアンプは、第１３のトランジスタを有し、
   前記第１のトランジスタ、及び前記第１３のトランジスタは、それぞれ半導体層が、同じ材料を含む受信回路。
6. 請求項１又は請求項５のいずれか一において、
   前記第１のトランジスタは、半導体層に金属酸化物を有する受信回路。

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