JP3946077B2 - ラッチ形レベルコンバータおよび受信回路 - Google Patents
ラッチ形レベルコンバータおよび受信回路 Download PDFInfo
- Publication number
- JP3946077B2 JP3946077B2 JP2002122513A JP2002122513A JP3946077B2 JP 3946077 B2 JP3946077 B2 JP 3946077B2 JP 2002122513 A JP2002122513 A JP 2002122513A JP 2002122513 A JP2002122513 A JP 2002122513A JP 3946077 B2 JP3946077 B2 JP 3946077B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type level
- latch
- level converter
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 18
- 230000008054 signal transmission Effects 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 101100205847 Mus musculus Srst gene Proteins 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はラッチ形レベルコンバータおよび受信回路に関し、特に、信号伝送システムや半導体記憶装置等の受信回路に搭載されるラッチ形レベルコンバータに関する。
【０００２】
近年、例えば、情報処理装置に要求される処理速度は増加の一途をたどっており、その情報処理装置を構成するＬＳＩ（Large Scale Integration Circuit)間或いはＬＳＩ内の信号においても速度の向上が求められている。信号を高速伝送する場合、高周波成分のロスや信号の反射を防止するために小振幅で信号を伝送することが多い。そのため、受信回路には、小振幅信号を的確に増幅することができる回路を搭載する必要がある。さらに、システムによっては、電源電圧よりも高いコモンモードの入力信号が供給される場合があり、このような高いコモンモードの入力信号を受信することのできるラッチ形レベルコンバータの提供が要望されている。
【０００３】
【従来の技術】
図１は従来のラッチ形レベルコンバータの一例を示す回路図であり、ストロングアームラッチ型の差動センスアンプ回路を示すものである。図１において、参照符号ＡＶＤは高電位電源線（高電位電源電圧）、ＡＶＳは低電位電源線（低電位電源電圧）、ＣＫはクロック、ｄ，ｄｘは差動（相補）の入力信号、そして、ｑ，ｑｘは差動の出力信号を示している。ここで、符号『ｘ』は反転レベルの信号を示し、例えば、信号ｄｘおよびｑｘはそれぞれ信号ｄおよびｑの反転レベルの信号を示している。
【０００４】
図１に示されるように、従来のラッチ形レベルコンバータは、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１０１〜１０４およびｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１０５〜１０９で構成される。ｎＭＯＳトランジスタ１０７，１０８は、ゲートに差動の入力信号ｄ，ｄｘが供給される信号入力トランジスタ（差動対トランジスタ）であり、また、ｎＭＯＳトランジスタ１０９は、ゲートに供給されるクロックＣＫによりオン／オフされて回路の動作を制御するクロック入力トランジスタである。
【０００５】
ｐＭＯＳトランジスタ１０２，１０３およびｎＭＯＳトランジスタ１０５，１０６は、信号入力トランジスタ１０７，１０８で受け取った入力信号ｄ，ｄｘのデータを保持するラッチ部を構成している。すなわち、ラッチ部は、交差接続された第１のインバータ（トランジスタ１０２，１０５）および第２のインバータ（トランジスタ１０３，１０６）により構成され、これら第１および第２のインバータの出力からラッチ形レベルコンバータの差動出力ｑｘおよびｑが取り出される。
【０００６】
ここで、第１および第２のインバータにおける各ｐＭＯＳトランジスタ１０２および１０３と並列に接続されたｐＭＯＳトランジスタ１０１および１０４は、プリチャージ用のトランジスタであり、クロックＣＫが低レベル『Ｌ』のときにオンして出力ｑｘおよびｑを高電位電源電圧ＡＶＤにプルアップするようになっている。
【０００７】
図２は図１に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【０００８】
図１および図２に示されるように、クロックＣＫが低レベル『Ｌ』のとき、ｎＭＯＳトランジスタ１０９はオフし、そのとき、ｐＭＯＳトランジスタ１０１，１０４がオンして差動出力ｑ，ｑｘが高レベル『Ｈ』にプリチャージされる。そして、クロックＣＫが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がると、ｎＭＯＳトランジスタ１０９がオンして回路が活性化（高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成）され、このとき、入力信号ｄおよびｄｘの電位の違いにより信号入力トランジスタ１０７および１０８を流れる電流に差が生じて、出力ノード（出力信号ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【０００９】
また、出力ノード（ｑ，ｑｘ）は、交差接続（クロスカップル）された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫが高レベル『Ｈ』となっている期間保持（ラッチ）される。
【００１０】
すなわち、クロックＣＫの立ち上がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が信号入力トランジスタ１０７，１０８を介して取り込まれ、クロックＣＫが高レベル『Ｈ』の期間だけラッチ部（トランジスタ１０２，１０５；１０３，１０６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫが低レベル『Ｌ』の期間は、トランジスタ１０１，１０４がオンして出力信号ｑ，ｑｘは高電位電源電圧ＡＶＤ（高レベル『Ｈ』）になる。
【００１１】
ラッチ形レベルコンバータ（ストロングアームラッチ型の差動センスアンプ）は、クロックＣＫが低レベル『Ｌ』のとき並びに信号確定後は貫通電流を遮断して使用されることになる。なお、このラッチ形レベルコンバータの差動出力信号ｑ，ｑｘは、例えば、後段に接続されるＳＲラッチに供給される。
【００１２】
【発明が解決しようとする課題】
近年の半導体製造技術の進歩によるデバイス（トランジスタ）の小型化および高集積化、並びに、信号伝送の高速化に伴う信号の小振幅化等に応じて、例えば、ラッチ形レベルコンバータを構成する全てのトランジスタは、そのゲート酸化膜を薄くした低耐圧のものとして形成されている。
【００１３】
そのため、例えば、図１に示すストロングアームラッチ型の差動センスアンプ（ラッチ形レベルコンバータ）に対して電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合、入力信号ｄ，ｄｘをゲートで受けている信号入力トランジスタ１０７，１０８の耐圧よりも高い電圧が印加され、信号入力トランジスタの劣化が生じたり、さらには、信号入力トランジスタのゲート破壊を引き起こすことにもなりかねない。
【００１４】
本発明は、上述した従来のラッチ形レベルコンバータが有する課題に鑑み、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することのできるラッチ形レベルコンバータの提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、電源電圧より高いレベルの入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有するラッチ形レベルコンバータであって、前記信号入力トランジスタは、前記ラッチ部を構成するトランジスタよりも高耐圧なトランジスタであることを特徴とするラッチ形レベルコンバータが提供される。
【００１６】
また、本発明によれば、ラッチ形レベルコンバータと、該ラッチ形レベルコンバータの出力をラッチするラッチ回路と、前記ラッチ形レベルコンバータに対するクロックを発生するクロック発生回路とを備えることを特徴とする受信回路が提供される。ここで、前記ラッチ形レベルコンバータは、入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有し、前記信号入力トランジスタは、前記ラッチ部を構成するトランジスタよりも高耐圧なトランジスタとなっている。
【００１７】
本発明のラッチ形レベルコンバータおよび受信回路によれば、入力信号が供給される信号入力トランジスタが高耐圧トランジスタとして構成される。これにより、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することが可能になる。
【００１８】
【発明の実施の形態】
以下、本発明に係るラッチ形レベルコンバータおよび受信回路の実施例を、添付図面を参照して詳述する。
【００１９】
図３は本発明に係るラッチ形レベルコンバータの第１実施例を示す回路図であり、ストロングアームラッチ型の差動センスアンプ回路を示すものである。図３において、参照符号ＡＶＤは高電位電源線（高電位電源電圧）、ＡＶＳは低電位電源線（低電位電源電圧）、ＣＫはクロック、ｄ，ｄｘは差動（相補）の入力信号、そして、ｑ，ｑｘは差動の出力信号を示している。
【００２０】
図３および図１の比較から明らかなように、本第１実施例のラッチ形レベルコンバータは、前述した図１のラッチ形レベルコンバータと同じ回路構成とされている。すなわち、本第１実施例のラッチ形レベルコンバータにおけるｐＭＯＳトランジスタ１１〜１４およびｎＭＯＳトランジスタ１５〜１９は、図１に示す従来のラッチ形レベルコンバータにおけるｐＭＯＳトランジスタ１０１〜１０４およびｎＭＯＳトランジスタ１０５〜１０９に対応する。
【００２１】
ただし、本第１実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る信号入力トランジスタ（差動対トランジスタ）１７，１８は、高耐圧のトランジスタとして構成されている。すなわち、ｎＭＯＳトランジスタ１７および１８は、例えば、ゲート酸化膜を厚く形成した高耐圧トランジスタとされている。
【００２２】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ１７，１８に劣化が生じることがなく、また、信号入力トランジスタ１７，１８のゲート破壊を防ぐことができる。このように、本第１実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００２３】
図４は本発明に係るラッチ形レベルコンバータの第２実施例を示す回路図であり、図５は図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００２４】
図４および図３（図１）の比較から明らかなように、本第２実施例のラッチ形レベルコンバータは、上述した第１実施例における各トランジスタを逆の導電型のトランジスタで構成したものに相当する。
【００２５】
すなわち、本第２実施例のラッチ形レベルコンバータは、ゲートに差動の入力信号ｄ，ｄｘが供給されるｐＭＯＳトランジスタ（信号入力トランジスタ）２７，２８、ゲートに供給されるクロックＣＫＸによりオン／オフされて回路の動作を制御するｐＭＯＳトランジスタ（クロック入力トランジスタ）２９、交差接続された２つのインバータ（ｎＭＯＳトランジスタ２２およびｐＭＯＳトランジスタ２５よりなる第１のインバータ、および、ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２６よりなる第２のインバータ）で構成されたラッチ部、並びに、第１および第２のインバータにおける各ｎＭＯＳトランジスタ２２および２３と並列に接続されたｎＭＯＳトランジスタ２１および２４を備えている。ここで、ｎＭＯＳトランジスタ２１および２４は、クロックＣＫＸが高レベル『Ｈ』のときにオンして出力ｑｘおよびｑを低電位電源電圧ＡＶＳにプルダウンするためのものである。
【００２６】
図５は図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００２７】
図４および図５に示されるように、クロックＣＫＸが高レベル『Ｈ』のとき、ｐＭＯＳトランジスタ２９はオフし、そのとき、ｎＭＯＳトランジスタ２１，２４がオンして差動出力ｑ，ｑｘが低レベル『Ｌ』にプリチャージ（プリディスチャージ）される。そして、クロックＣＫＸが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、ｐＭＯＳトランジスタ２９がオンして回路が活性化（高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成）され、このとき、入力信号ｄおよびｄｘの電位の違いにより信号入力トランジスタ２７および２８を流れる電流に差が生じて、出力ノード（ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【００２８】
また、出力ノード（ｑ，ｑｘ）は、交差接続された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫＸが低レベル『Ｌ』となっている期間保持される。
【００２９】
すなわち、クロックＣＫＸの立ち下がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が信号入力トランジスタ２７，２８を介して取り込まれ、クロックＣＫＸが低レベル『Ｌ』の期間だけラッチ部（トランジスタ２２，２５；２３，２６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫＸが高レベル『Ｈ』の期間は、トランジスタ２１，２４がオンして出力信号ｑ，ｑｘは低電位電源電圧ＡＶＳ（低レベル『Ｌ』）になる。
【００３０】
本第２実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る信号入力トランジスタ（差動対トランジスタ）２７，２８は、高耐圧のトランジスタとして構成されている。すなわち、ｐＭＯＳトランジスタ２７および２８は、例えば、ゲート酸化膜を厚く形成した高耐圧トランジスタとされている。
【００３１】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ２７，２８に劣化が生じることがなく、また、信号入力トランジスタ２７，２８のゲート破壊を防ぐことができる。このように、本第２実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００３２】
図６は本発明に係るラッチ形レベルコンバータの第３実施例を示す回路図である。
【００３３】
図６と図３および図４との比較から明らかなように、本第３実施例のラッチ形レベルコンバータは、上述した図３の第１実施例と図４の第２実施例とを合成したものに相当する。ただし、プリチャージ（プリディスチャージ）用のトランジスタは取り除かれている。
【００３４】
図６に示されるように、本第３実施例のラッチ形レベルコンバータは、高電位電源線ＡＶＤと低電位電源線ＡＶＳとの間に、クロックＣＫＸがゲートに供給された第１のクロック入力トランジスタ（ｐＭＯＳトランジスタ）３０と、差動の入力信号ｄ，ｄｘがゲートに供給された第１の信号入力トランジスタ（ｐＭＯＳトランジスタ３１，３２）と、２つのインバータ（ｎＭＯＳトランジスタ３５およびｐＭＯＳトランジスタ３３よりなる第１のインバータ、および、ｎＭＯＳトランジスタ３６およびｐＭＯＳトランジスタ３４よりなる第２のインバータ）で構成されたラッチ部と、入力信号ｄ，ｄｘがゲートに供給された第２の信号入力トランジスタ（ｎＭＯＳトランジスタ３７，３８）と、クロックＣＫがゲートに供給された第２のクロック入力トランジスタ（ｎＭＯＳトランジスタ）３９とがその順番に接続されている。
【００３５】
本第３実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る第１の信号入力トランジスタ３１，３２および第２の信号入力トランジスタ３７，３８は、全て高耐圧のトランジスタとして構成されている。
【００３６】
図７は図６に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００３７】
図６および図７に示されるように、クロックＣＫが低レベル『Ｌ』でクロックＣＫＸが高レベル『Ｈ』のとき、ｎＭＯＳトランジスタ３９およびｐＭＯＳトランジスタ３０はオフする。そして、クロックＣＫが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がり、且つ、クロックＣＫＸが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、ｎＭＯＳトランジスタ３９およびｐＭＯＳトランジスタ３０がオンして回路が活性化され、すなわち、高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成される。このとき、入力信号ｄおよびｄｘの電位の違いにより第１の信号入力トランジスタ３１および３２および第２の信号入力トランジスタ３７および３８を流れる電流に差が生じて、出力ノード（出力信号ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【００３８】
また、出力ノード（ｑ，ｑｘ）は、交差接続された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫが高レベル『Ｈ』でクロックＣＫＸが低レベル『Ｌ』となっている期間保持される。
【００３９】
すなわち、クロックＣＫの立ち上がりでクロックＣＫＸの立ち下がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が第１および第２の信号入力トランジスタ３１，３２；３７，３８を介して取り込まれ、クロックＣＫが高レベル『Ｈ』でクロックＣＫＸが低レベル『Ｌ』の期間だけラッチ部（トランジスタ３３，３５；３４，３６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫが低レベル『Ｌ』でクロックＣＫＸが高レベル『Ｈ』の期間は、第１および第２のクロック入力トランジスタ３０および３９オフするため、出力信号ｑ，ｑｘは不定になる。
【００４０】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ３１，３２；３７，３８に劣化が生じることがなく、また、信号入力トランジスタ３１，３２；３７，３８のゲート破壊を防ぐことができる。このように、本第３実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００４１】
以上のように、本発明の各実施例は、信号入力トランジスタに高耐圧のトランジスタを用いることにより、トランジスタをゲート破壊がおこらない領域で動作させることができ、その結果、回路の歩留まりを向上させることができる。
【００４２】
図８は本発明のラッチ形レベルコンバータが適用される信号伝送システムの一例を概略的に示すブロック図である。図８において、参照符号２００は送信用ＬＳＩ（送信回路）、３００は受信用ＬＳＩ（受信回路）、そして、４００は信号伝送路を示している。
【００４３】
送信ＬＳＩ２００は、差動の送信回路２０１を備え、差動の信号（ｄ，ｄｘ）を信号伝送路４００を介して受信ＬＳＩ３００に供給する。受信ＬＳＩ３００は、ラッチ形レベルコンバータ３０１、ＳＲラッチ３０２およびクロック発生回路３０３を備える。ラッチ形レベルコンバータ３０１は、信号伝送路４００を介して供給された差動の入力信号ｄ，ｄｘと、クロック発生回路３０３の出力（クロックＣＫ，ＣＫＸの一方または両方）を受け取って、差動の出力信号ｑ，ｑｘをＳＲラッチ３０２に出力する。
【００４４】
図９は図８に示す信号伝送システムにおける受信ＬＳＩ（受信回路）の一例を示すブロック図である。図９に示す例では、差動の入力信号ＤＩＮ，ＤＩＮＸ（ｄ，ｄｘに対応）を４つのラッチ形レベルコンバータ３１０〜３１３で受け取り、各ラッチ形レベルコンバータ３１０〜３１３の出力をそれぞれ対応するＳＲラッチ３２０〜３２３を介して出力信号ＤＴ０，ＤＴ０Ｘ〜ＤＴ３，ＤＴ３Ｘとして出力するようになっている。
【００４５】
ここで、各ラッチ形レベルコンバータ３１０〜３１３には、例えば、互いに位相が９０°異なる四相クロックＣＫ０〜ＣＫ３が供給されてインターリーブ動作するように構成されている。すなわち、ラッチ形レベルコンバータ３１０〜３１３は、入力信号ＤＩＮ，ＤＩＮＸの伝送速度よりも遅いクロックＣＫ０〜ＣＫ３を使用して駆動されている。
【００４６】
図１０は図９に示す受信ＬＳＩにおけるＳＲラッチの一例を示す回路図である。
【００４７】
図１０に示されるように、ＳＲラッチ３２０（３２１〜３２３）は、ＮＡＮＤゲート３２０１，３２０２およびインバータ３２０３，３２０４を備える。ＮＡＮＤゲート３２０１および３２０２は、交差接続されてデータを保持するようになっており、その出力にはそれぞれ波形整形用のインバータ３２０３および３２０４が設けられている。
【００４８】
図１１は図９に示す受信ＬＳＩの動作を説明するためのタイミング図である。
【００４９】
上述したように、図９に示す受信ＬＳＩは、四相のクロックＣＫ０〜ＣＫ３によりインターリーブ駆動されるようになっており、例えば、クロックＣＫ０の立ち上がりタイミングでラッチ形レベルコンバータ３１０が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ０を取り込み、そのラッチ形レベルコンバータ３１０の出力を、ＳＲラッチ３２０を介して差動の出力信号ＤＴ０，ＤＴ０Ｘとして出力し、次に、クロックＣＫ１の立ち上がりタイミングでラッチ形レベルコンバータ３１１が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ１を取り込み、そのラッチ形レベルコンバータ３１１の出力を、ＳＲラッチ３２１を介して差動の出力信号ＤＴ１，ＤＴ１Ｘとして出力する。さらに、クロックＣＫ２の立ち上がりタイミングでラッチ形レベルコンバータ３１２が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ２を取り込み、そのラッチ形レベルコンバータ３１２の出力を、ＳＲラッチ３２２を介して差動の出力信号ＤＴ２，ＤＴ２Ｘとして出力し、そして、クロックＣＫ３の立ち上がりタイミングでラッチ形レベルコンバータ３１３が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ３を取り込み、そのラッチ形レベルコンバータ３１３の出力を、ＳＲラッチ３２３を介して差動の出力信号ＤＴ３，ＤＴ３Ｘとして出力する。
【００５０】
図１２は図９に示す受信ＬＳＩに適用されるリセット制御回路の一例を示すブロック図であり、図１３は図１２に示すリセット制御回路における制御ユニットの例を示す回路図である。ここで、図９に示す受信ＬＳＩは、例えば、ｎ個のレシーバユニット５１−０〜５１−(n-1)のそれぞれに設けられている。
【００５１】
図１２に示すリセット制御回路は、３種類のリセット信号を判別してリセット制御を行うようになっている。すなわち、リセット制御回路は、システム全体をリセットするためのシステムリセット信号ＳＲＳＴ（高レベル『Ｈ』で活性化する信号）、システムにおけるｎ個のレシーバユニット５１−０〜５１−(n-1)を全てリセットするためのポートパワーダウン（Port Power Down）信号ＰＰＤ（高レベル『Ｈ』で活性化する信号）、および、各レシーバユニット５１−０〜５１−(n-1)を個別にリセットするためのチャネルパワーダウン（Channel Power Down）信号ＣＰＤ０〜ＣＰＤ(n-1)（低レベル『Ｌ』で活性化する信号）の３種類のリセット信号によりリセット制御を行うようになっている。
【００５２】
システムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤは、第１制御回路５３に供給され、この第１制御回路５３は、これらシステムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤのいずれかがリセット論理（高レベル『Ｈ』）になった場合、リセットと判断して全ての第２制御回路５２−０〜５２−(n-1)に対してリセット信号ＰＤ（高レベル『Ｈ』で活性化する信号）を出力する。ここで、図１３（ａ）に示されるように、第１制御回路５３は、例えば、システムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤを受け取るＯＲゲート５３０として構成することができる。
【００５３】
第２制御回路５２−０〜５２−(n-1)は、第１制御回路５３からのリセット信号ＰＤおよびチャネルパワーダウン信号ＣＰＤ０〜ＣＰＤ（ｎ−１）を受け取り、これらリセット信号ＰＤおよびチャネルパワーダウン信号ＣＰＤ０〜ＣＰＤ（ｎ−１）のいずれかがリセット論理（リセット信号ＰＤが高レベル『Ｈ』、或いは、チャネルパワーダウン信号ＣＰＤが低レベル『Ｌ』）になった場合、リセットと判断してそれぞれ対応するレシーバユニット５１−０〜５１−(n-1)に対してリセット信号ＰＤＸ０〜ＰＤＸ(n-1)（低レベル『Ｌ』で活性化する信号）を出力する。ここで、図１３（ｂ）に示されるように、第２制御回路５２（５２−０〜５２−(n-1)）は、例えば、チャネルパワーダウン信号ＣＰＤを反転するインバータ５２２、および、リセット信号ＰＤおよびインバータ５２２で反転されたチャネルパワーダウン信号ＣＰＤを受け取るＮＯＲゲート５２１により構成することができる。このリセット信号ＰＤＸ０〜ＰＤＸ(n-1)は、リセット論理（低レベル『Ｌ』）になった場合、それぞれ対応するレシーバユニット５１−０〜５１−(n-1)へのクロック入力を遮断してそのレシーバユニット５１−０〜５１−(n-1)を停止させる。
【００５４】
なお、本発明に係るラッチ形レベルコンバータは、図８〜図１３に示すような受信回路システムへの適用に限定されず、様々な装置或いはシステムに対して幅広く適用することができる。
【００５５】
（付記１） 入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有するラッチ形レベルコンバータであって、
前記信号入力トランジスタは、高耐圧トランジスタであることを特徴とするラッチ形レベルコンバータ。
【００５６】
（付記２） 付記１に記載のラッチ形レベルコンバータにおいて、前記入力信号は差動入力信号であり、前記信号入力トランジスタは該差動入力信号を制御電極で受け取る差動対トランジスタであることを特徴とするラッチ形レベルコンバータ。
【００５７】
（付記３） 付記２に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、差動型ラッチであることを特徴とするラッチ形レベルコンバータ。
【００５８】
（付記４） 付記３に記載のラッチ形レベルコンバータにおいて、前記差動型ラッチは、交差接続された一対のインバータであることを特徴とするラッチ形レベルコンバータ。
【００５９】
（付記５） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６０】
（付記６） 付記５に記載のラッチ形レベルコンバータにおいて、前記ラッチ部、前記信号入力ｎＭＯＳトランジスタおよび前記クロック入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６１】
（付記７） 付記６に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、交差接続された一対のインバータであり、該一対のインバータの各ｐＭＯＳトランジスタに対してそれぞれ並列にクロックをゲートに受け取るｐＭＯＳトランジスタを設けることを特徴とするラッチ形レベルコンバータ。
【００６２】
（付記８） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６３】
（付記９） 付記８に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタおよび前記ラッチ部は、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６４】
（付記１０） 付記９に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、交差接続された一対のインバータであり、該一対のインバータの各ｎＭＯＳトランジスタに対してそれぞれ並列にクロックをゲートに受け取るｎＭＯＳトランジスタを設けることを特徴とするラッチ形レベルコンバータ。
【００６５】
（付記１１） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタおよびｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタおよび一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６６】
（付記１２） 付記１１に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタ、前記ラッチ部、前記クロック入力ｎＭＯＳトランジスタおよび前記信号入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６７】
（付記１３） 付記１〜１２のいずれか１項に記載のラッチ形レベルコンバータと、該ラッチ形レベルコンバータの出力をラッチするラッチ回路と、前記ラッチ形レベルコンバータに対するクロックを発生するクロック発生回路とを備えることを特徴とする受信回路。
【００６８】
（付記１４） 付記１３に記載の受信回路において、ｎを２以上の整数として、前記ラッチ形レベルコンバータおよび前記ラッチ回路はｎ個あり、該ｎ個のラッチ形レベルコンバータは、前記クロック発生回路が出力するｎ相クロックによりそれぞれ駆動されることを特徴とする受信回路。
【００６９】
【発明の効果】
以上、詳述したように、本発明のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【図面の簡単な説明】
【図１】従来のラッチ形レベルコンバータの一例を示す回路図である。
【図２】図１に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図３】本発明に係るラッチ形レベルコンバータの第１実施例を示す回路図である。
【図４】本発明に係るラッチ形レベルコンバータの第２実施例を示す回路図である。
【図５】図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図６】本発明に係るラッチ形レベルコンバータの第３実施例を示す回路図である。
【図７】図６に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図８】本発明のラッチ形レベルコンバータが適用される信号伝送システムの一例を概略的に示すブロック図である。
【図９】図８に示す信号伝送システムにおける受信ＬＳＩの一例を示すブロック図である。
【図１０】図９に示す受信ＬＳＩにおけるＳＲラッチの一例を示す回路図である。
【図１１】図９に示す受信ＬＳＩの動作を説明するためのタイミング図である。
【図１２】図９に示す受信ＬＳＩに適用されるリセット制御回路の一例を示すブロック図である。
【図１３】図１２に示すリセット制御回路における制御ユニットの例を示す回路図である。
【符号の説明】
５１−０〜５１−(n-1)…レシーバユニット
５２−０〜５２−(n-1)…第２制御回路
５３…第１制御回路
２００…送信回路
３００…受信回路
３０１，３１０〜３１３…ラッチ形レベルコンバータ
３０２，３２０〜３２３…ＳＲラッチ
３０３…クロック発生回路
４００…信号伝送路
ＡＶＤ…高電位電源線（高電位電源電圧）
ＡＶＳ…低電位電源線（低電位電源電圧）
ＣＫ，ＣＫＸ…クロック
ｄ，ｄｘ…入力信号
ｑ，ｑｘ…出力信号
【発明の属する技術分野】
本発明はラッチ形レベルコンバータおよび受信回路に関し、特に、信号伝送システムや半導体記憶装置等の受信回路に搭載されるラッチ形レベルコンバータに関する。
【０００２】
近年、例えば、情報処理装置に要求される処理速度は増加の一途をたどっており、その情報処理装置を構成するＬＳＩ（Large Scale Integration Circuit)間或いはＬＳＩ内の信号においても速度の向上が求められている。信号を高速伝送する場合、高周波成分のロスや信号の反射を防止するために小振幅で信号を伝送することが多い。そのため、受信回路には、小振幅信号を的確に増幅することができる回路を搭載する必要がある。さらに、システムによっては、電源電圧よりも高いコモンモードの入力信号が供給される場合があり、このような高いコモンモードの入力信号を受信することのできるラッチ形レベルコンバータの提供が要望されている。
【０００３】
【従来の技術】
図１は従来のラッチ形レベルコンバータの一例を示す回路図であり、ストロングアームラッチ型の差動センスアンプ回路を示すものである。図１において、参照符号ＡＶＤは高電位電源線（高電位電源電圧）、ＡＶＳは低電位電源線（低電位電源電圧）、ＣＫはクロック、ｄ，ｄｘは差動（相補）の入力信号、そして、ｑ，ｑｘは差動の出力信号を示している。ここで、符号『ｘ』は反転レベルの信号を示し、例えば、信号ｄｘおよびｑｘはそれぞれ信号ｄおよびｑの反転レベルの信号を示している。
【０００４】
図１に示されるように、従来のラッチ形レベルコンバータは、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１０１〜１０４およびｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１０５〜１０９で構成される。ｎＭＯＳトランジスタ１０７，１０８は、ゲートに差動の入力信号ｄ，ｄｘが供給される信号入力トランジスタ（差動対トランジスタ）であり、また、ｎＭＯＳトランジスタ１０９は、ゲートに供給されるクロックＣＫによりオン／オフされて回路の動作を制御するクロック入力トランジスタである。
【０００５】
ｐＭＯＳトランジスタ１０２，１０３およびｎＭＯＳトランジスタ１０５，１０６は、信号入力トランジスタ１０７，１０８で受け取った入力信号ｄ，ｄｘのデータを保持するラッチ部を構成している。すなわち、ラッチ部は、交差接続された第１のインバータ（トランジスタ１０２，１０５）および第２のインバータ（トランジスタ１０３，１０６）により構成され、これら第１および第２のインバータの出力からラッチ形レベルコンバータの差動出力ｑｘおよびｑが取り出される。
【０００６】
ここで、第１および第２のインバータにおける各ｐＭＯＳトランジスタ１０２および１０３と並列に接続されたｐＭＯＳトランジスタ１０１および１０４は、プリチャージ用のトランジスタであり、クロックＣＫが低レベル『Ｌ』のときにオンして出力ｑｘおよびｑを高電位電源電圧ＡＶＤにプルアップするようになっている。
【０００７】
図２は図１に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【０００８】
図１および図２に示されるように、クロックＣＫが低レベル『Ｌ』のとき、ｎＭＯＳトランジスタ１０９はオフし、そのとき、ｐＭＯＳトランジスタ１０１，１０４がオンして差動出力ｑ，ｑｘが高レベル『Ｈ』にプリチャージされる。そして、クロックＣＫが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がると、ｎＭＯＳトランジスタ１０９がオンして回路が活性化（高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成）され、このとき、入力信号ｄおよびｄｘの電位の違いにより信号入力トランジスタ１０７および１０８を流れる電流に差が生じて、出力ノード（出力信号ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【０００９】
また、出力ノード（ｑ，ｑｘ）は、交差接続（クロスカップル）された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫが高レベル『Ｈ』となっている期間保持（ラッチ）される。
【００１０】
すなわち、クロックＣＫの立ち上がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が信号入力トランジスタ１０７，１０８を介して取り込まれ、クロックＣＫが高レベル『Ｈ』の期間だけラッチ部（トランジスタ１０２，１０５；１０３，１０６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫが低レベル『Ｌ』の期間は、トランジスタ１０１，１０４がオンして出力信号ｑ，ｑｘは高電位電源電圧ＡＶＤ（高レベル『Ｈ』）になる。
【００１１】
ラッチ形レベルコンバータ（ストロングアームラッチ型の差動センスアンプ）は、クロックＣＫが低レベル『Ｌ』のとき並びに信号確定後は貫通電流を遮断して使用されることになる。なお、このラッチ形レベルコンバータの差動出力信号ｑ，ｑｘは、例えば、後段に接続されるＳＲラッチに供給される。
【００１２】
【発明が解決しようとする課題】
近年の半導体製造技術の進歩によるデバイス（トランジスタ）の小型化および高集積化、並びに、信号伝送の高速化に伴う信号の小振幅化等に応じて、例えば、ラッチ形レベルコンバータを構成する全てのトランジスタは、そのゲート酸化膜を薄くした低耐圧のものとして形成されている。
【００１３】
そのため、例えば、図１に示すストロングアームラッチ型の差動センスアンプ（ラッチ形レベルコンバータ）に対して電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合、入力信号ｄ，ｄｘをゲートで受けている信号入力トランジスタ１０７，１０８の耐圧よりも高い電圧が印加され、信号入力トランジスタの劣化が生じたり、さらには、信号入力トランジスタのゲート破壊を引き起こすことにもなりかねない。
【００１４】
本発明は、上述した従来のラッチ形レベルコンバータが有する課題に鑑み、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することのできるラッチ形レベルコンバータの提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、電源電圧より高いレベルの入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有するラッチ形レベルコンバータであって、前記信号入力トランジスタは、前記ラッチ部を構成するトランジスタよりも高耐圧なトランジスタであることを特徴とするラッチ形レベルコンバータが提供される。
【００１６】
また、本発明によれば、ラッチ形レベルコンバータと、該ラッチ形レベルコンバータの出力をラッチするラッチ回路と、前記ラッチ形レベルコンバータに対するクロックを発生するクロック発生回路とを備えることを特徴とする受信回路が提供される。ここで、前記ラッチ形レベルコンバータは、入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有し、前記信号入力トランジスタは、前記ラッチ部を構成するトランジスタよりも高耐圧なトランジスタとなっている。
【００１７】
本発明のラッチ形レベルコンバータおよび受信回路によれば、入力信号が供給される信号入力トランジスタが高耐圧トランジスタとして構成される。これにより、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することが可能になる。
【００１８】
【発明の実施の形態】
以下、本発明に係るラッチ形レベルコンバータおよび受信回路の実施例を、添付図面を参照して詳述する。
【００１９】
図３は本発明に係るラッチ形レベルコンバータの第１実施例を示す回路図であり、ストロングアームラッチ型の差動センスアンプ回路を示すものである。図３において、参照符号ＡＶＤは高電位電源線（高電位電源電圧）、ＡＶＳは低電位電源線（低電位電源電圧）、ＣＫはクロック、ｄ，ｄｘは差動（相補）の入力信号、そして、ｑ，ｑｘは差動の出力信号を示している。
【００２０】
図３および図１の比較から明らかなように、本第１実施例のラッチ形レベルコンバータは、前述した図１のラッチ形レベルコンバータと同じ回路構成とされている。すなわち、本第１実施例のラッチ形レベルコンバータにおけるｐＭＯＳトランジスタ１１〜１４およびｎＭＯＳトランジスタ１５〜１９は、図１に示す従来のラッチ形レベルコンバータにおけるｐＭＯＳトランジスタ１０１〜１０４およびｎＭＯＳトランジスタ１０５〜１０９に対応する。
【００２１】
ただし、本第１実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る信号入力トランジスタ（差動対トランジスタ）１７，１８は、高耐圧のトランジスタとして構成されている。すなわち、ｎＭＯＳトランジスタ１７および１８は、例えば、ゲート酸化膜を厚く形成した高耐圧トランジスタとされている。
【００２２】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ１７，１８に劣化が生じることがなく、また、信号入力トランジスタ１７，１８のゲート破壊を防ぐことができる。このように、本第１実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００２３】
図４は本発明に係るラッチ形レベルコンバータの第２実施例を示す回路図であり、図５は図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００２４】
図４および図３（図１）の比較から明らかなように、本第２実施例のラッチ形レベルコンバータは、上述した第１実施例における各トランジスタを逆の導電型のトランジスタで構成したものに相当する。
【００２５】
すなわち、本第２実施例のラッチ形レベルコンバータは、ゲートに差動の入力信号ｄ，ｄｘが供給されるｐＭＯＳトランジスタ（信号入力トランジスタ）２７，２８、ゲートに供給されるクロックＣＫＸによりオン／オフされて回路の動作を制御するｐＭＯＳトランジスタ（クロック入力トランジスタ）２９、交差接続された２つのインバータ（ｎＭＯＳトランジスタ２２およびｐＭＯＳトランジスタ２５よりなる第１のインバータ、および、ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２６よりなる第２のインバータ）で構成されたラッチ部、並びに、第１および第２のインバータにおける各ｎＭＯＳトランジスタ２２および２３と並列に接続されたｎＭＯＳトランジスタ２１および２４を備えている。ここで、ｎＭＯＳトランジスタ２１および２４は、クロックＣＫＸが高レベル『Ｈ』のときにオンして出力ｑｘおよびｑを低電位電源電圧ＡＶＳにプルダウンするためのものである。
【００２６】
図５は図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００２７】
図４および図５に示されるように、クロックＣＫＸが高レベル『Ｈ』のとき、ｐＭＯＳトランジスタ２９はオフし、そのとき、ｎＭＯＳトランジスタ２１，２４がオンして差動出力ｑ，ｑｘが低レベル『Ｌ』にプリチャージ（プリディスチャージ）される。そして、クロックＣＫＸが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、ｐＭＯＳトランジスタ２９がオンして回路が活性化（高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成）され、このとき、入力信号ｄおよびｄｘの電位の違いにより信号入力トランジスタ２７および２８を流れる電流に差が生じて、出力ノード（ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【００２８】
また、出力ノード（ｑ，ｑｘ）は、交差接続された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫＸが低レベル『Ｌ』となっている期間保持される。
【００２９】
すなわち、クロックＣＫＸの立ち下がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が信号入力トランジスタ２７，２８を介して取り込まれ、クロックＣＫＸが低レベル『Ｌ』の期間だけラッチ部（トランジスタ２２，２５；２３，２６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫＸが高レベル『Ｈ』の期間は、トランジスタ２１，２４がオンして出力信号ｑ，ｑｘは低電位電源電圧ＡＶＳ（低レベル『Ｌ』）になる。
【００３０】
本第２実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る信号入力トランジスタ（差動対トランジスタ）２７，２８は、高耐圧のトランジスタとして構成されている。すなわち、ｐＭＯＳトランジスタ２７および２８は、例えば、ゲート酸化膜を厚く形成した高耐圧トランジスタとされている。
【００３１】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ２７，２８に劣化が生じることがなく、また、信号入力トランジスタ２７，２８のゲート破壊を防ぐことができる。このように、本第２実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００３２】
図６は本発明に係るラッチ形レベルコンバータの第３実施例を示す回路図である。
【００３３】
図６と図３および図４との比較から明らかなように、本第３実施例のラッチ形レベルコンバータは、上述した図３の第１実施例と図４の第２実施例とを合成したものに相当する。ただし、プリチャージ（プリディスチャージ）用のトランジスタは取り除かれている。
【００３４】
図６に示されるように、本第３実施例のラッチ形レベルコンバータは、高電位電源線ＡＶＤと低電位電源線ＡＶＳとの間に、クロックＣＫＸがゲートに供給された第１のクロック入力トランジスタ（ｐＭＯＳトランジスタ）３０と、差動の入力信号ｄ，ｄｘがゲートに供給された第１の信号入力トランジスタ（ｐＭＯＳトランジスタ３１，３２）と、２つのインバータ（ｎＭＯＳトランジスタ３５およびｐＭＯＳトランジスタ３３よりなる第１のインバータ、および、ｎＭＯＳトランジスタ３６およびｐＭＯＳトランジスタ３４よりなる第２のインバータ）で構成されたラッチ部と、入力信号ｄ，ｄｘがゲートに供給された第２の信号入力トランジスタ（ｎＭＯＳトランジスタ３７，３８）と、クロックＣＫがゲートに供給された第２のクロック入力トランジスタ（ｎＭＯＳトランジスタ）３９とがその順番に接続されている。
【００３５】
本第３実施例のラッチ形レベルコンバータにおいて、入力信号ｄ，ｄｘをゲートで受け取る第１の信号入力トランジスタ３１，３２および第２の信号入力トランジスタ３７，３８は、全て高耐圧のトランジスタとして構成されている。
【００３６】
図７は図６に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【００３７】
図６および図７に示されるように、クロックＣＫが低レベル『Ｌ』でクロックＣＫＸが高レベル『Ｈ』のとき、ｎＭＯＳトランジスタ３９およびｐＭＯＳトランジスタ３０はオフする。そして、クロックＣＫが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がり、且つ、クロックＣＫＸが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、ｎＭＯＳトランジスタ３９およびｐＭＯＳトランジスタ３０がオンして回路が活性化され、すなわち、高電位電源線ＡＶＤから低電位電源線ＡＶＳへの電流パスが形成される。このとき、入力信号ｄおよびｄｘの電位の違いにより第１の信号入力トランジスタ３１および３２および第２の信号入力トランジスタ３７および３８を流れる電流に差が生じて、出力ノード（出力信号ｑ，ｑｘ）の電位は、差動の入力信号ｄ，ｄｘに対応して異なった値になる。
【００３８】
また、出力ノード（ｑ，ｑｘ）は、交差接続された第１および第２のインバータの入力兼出力となっているため、出力信号ｑ，ｑｘは入力信号ｄ，ｄｘに対応して高電位電源電圧ＡＶＤ（高レベル『Ｈ』）または低電位電源線ＡＶＳ（低レベル『Ｌ』）のレベルに増幅されると共に、クロックＣＫが高レベル『Ｈ』でクロックＣＫＸが低レベル『Ｌ』となっている期間保持される。
【００３９】
すなわち、クロックＣＫの立ち上がりでクロックＣＫＸの立ち下がりタイミングで入力信号ｄ，ｄｘのデータＤ０，Ｄ１，Ｄ２，…が第１および第２の信号入力トランジスタ３１，３２；３７，３８を介して取り込まれ、クロックＣＫが高レベル『Ｈ』でクロックＣＫＸが低レベル『Ｌ』の期間だけラッチ部（トランジスタ３３，３５；３４，３６）により保持されて、データＤ０，Ｄ１，Ｄ２，…に対応した出力信号ｑ，ｑｘが出力される。なお、クロックＣＫが低レベル『Ｌ』でクロックＣＫＸが高レベル『Ｈ』の期間は、第１および第２のクロック入力トランジスタ３０および３９オフするため、出力信号ｑ，ｑｘは不定になる。
【００４０】
これにより、電源電圧より高いレベルのコモンモードを有する入力信号ｄ，ｄｘが入力される場合でも、信号入力トランジスタ３１，３２；３７，３８に劣化が生じることがなく、また、信号入力トランジスタ３１，３２；３７，３８のゲート破壊を防ぐことができる。このように、本第３実施例のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【００４１】
以上のように、本発明の各実施例は、信号入力トランジスタに高耐圧のトランジスタを用いることにより、トランジスタをゲート破壊がおこらない領域で動作させることができ、その結果、回路の歩留まりを向上させることができる。
【００４２】
図８は本発明のラッチ形レベルコンバータが適用される信号伝送システムの一例を概略的に示すブロック図である。図８において、参照符号２００は送信用ＬＳＩ（送信回路）、３００は受信用ＬＳＩ（受信回路）、そして、４００は信号伝送路を示している。
【００４３】
送信ＬＳＩ２００は、差動の送信回路２０１を備え、差動の信号（ｄ，ｄｘ）を信号伝送路４００を介して受信ＬＳＩ３００に供給する。受信ＬＳＩ３００は、ラッチ形レベルコンバータ３０１、ＳＲラッチ３０２およびクロック発生回路３０３を備える。ラッチ形レベルコンバータ３０１は、信号伝送路４００を介して供給された差動の入力信号ｄ，ｄｘと、クロック発生回路３０３の出力（クロックＣＫ，ＣＫＸの一方または両方）を受け取って、差動の出力信号ｑ，ｑｘをＳＲラッチ３０２に出力する。
【００４４】
図９は図８に示す信号伝送システムにおける受信ＬＳＩ（受信回路）の一例を示すブロック図である。図９に示す例では、差動の入力信号ＤＩＮ，ＤＩＮＸ（ｄ，ｄｘに対応）を４つのラッチ形レベルコンバータ３１０〜３１３で受け取り、各ラッチ形レベルコンバータ３１０〜３１３の出力をそれぞれ対応するＳＲラッチ３２０〜３２３を介して出力信号ＤＴ０，ＤＴ０Ｘ〜ＤＴ３，ＤＴ３Ｘとして出力するようになっている。
【００４５】
ここで、各ラッチ形レベルコンバータ３１０〜３１３には、例えば、互いに位相が９０°異なる四相クロックＣＫ０〜ＣＫ３が供給されてインターリーブ動作するように構成されている。すなわち、ラッチ形レベルコンバータ３１０〜３１３は、入力信号ＤＩＮ，ＤＩＮＸの伝送速度よりも遅いクロックＣＫ０〜ＣＫ３を使用して駆動されている。
【００４６】
図１０は図９に示す受信ＬＳＩにおけるＳＲラッチの一例を示す回路図である。
【００４７】
図１０に示されるように、ＳＲラッチ３２０（３２１〜３２３）は、ＮＡＮＤゲート３２０１，３２０２およびインバータ３２０３，３２０４を備える。ＮＡＮＤゲート３２０１および３２０２は、交差接続されてデータを保持するようになっており、その出力にはそれぞれ波形整形用のインバータ３２０３および３２０４が設けられている。
【００４８】
図１１は図９に示す受信ＬＳＩの動作を説明するためのタイミング図である。
【００４９】
上述したように、図９に示す受信ＬＳＩは、四相のクロックＣＫ０〜ＣＫ３によりインターリーブ駆動されるようになっており、例えば、クロックＣＫ０の立ち上がりタイミングでラッチ形レベルコンバータ３１０が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ０を取り込み、そのラッチ形レベルコンバータ３１０の出力を、ＳＲラッチ３２０を介して差動の出力信号ＤＴ０，ＤＴ０Ｘとして出力し、次に、クロックＣＫ１の立ち上がりタイミングでラッチ形レベルコンバータ３１１が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ１を取り込み、そのラッチ形レベルコンバータ３１１の出力を、ＳＲラッチ３２１を介して差動の出力信号ＤＴ１，ＤＴ１Ｘとして出力する。さらに、クロックＣＫ２の立ち上がりタイミングでラッチ形レベルコンバータ３１２が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ２を取り込み、そのラッチ形レベルコンバータ３１２の出力を、ＳＲラッチ３２２を介して差動の出力信号ＤＴ２，ＤＴ２Ｘとして出力し、そして、クロックＣＫ３の立ち上がりタイミングでラッチ形レベルコンバータ３１３が活性化されて入力信号ＤＩＮ，ＤＩＮＸのデータＤ３を取り込み、そのラッチ形レベルコンバータ３１３の出力を、ＳＲラッチ３２３を介して差動の出力信号ＤＴ３，ＤＴ３Ｘとして出力する。
【００５０】
図１２は図９に示す受信ＬＳＩに適用されるリセット制御回路の一例を示すブロック図であり、図１３は図１２に示すリセット制御回路における制御ユニットの例を示す回路図である。ここで、図９に示す受信ＬＳＩは、例えば、ｎ個のレシーバユニット５１−０〜５１−(n-1)のそれぞれに設けられている。
【００５１】
図１２に示すリセット制御回路は、３種類のリセット信号を判別してリセット制御を行うようになっている。すなわち、リセット制御回路は、システム全体をリセットするためのシステムリセット信号ＳＲＳＴ（高レベル『Ｈ』で活性化する信号）、システムにおけるｎ個のレシーバユニット５１−０〜５１−(n-1)を全てリセットするためのポートパワーダウン（Port Power Down）信号ＰＰＤ（高レベル『Ｈ』で活性化する信号）、および、各レシーバユニット５１−０〜５１−(n-1)を個別にリセットするためのチャネルパワーダウン（Channel Power Down）信号ＣＰＤ０〜ＣＰＤ(n-1)（低レベル『Ｌ』で活性化する信号）の３種類のリセット信号によりリセット制御を行うようになっている。
【００５２】
システムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤは、第１制御回路５３に供給され、この第１制御回路５３は、これらシステムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤのいずれかがリセット論理（高レベル『Ｈ』）になった場合、リセットと判断して全ての第２制御回路５２−０〜５２−(n-1)に対してリセット信号ＰＤ（高レベル『Ｈ』で活性化する信号）を出力する。ここで、図１３（ａ）に示されるように、第１制御回路５３は、例えば、システムリセット信号ＳＲＳＴおよびポートパワーダウン信号ＰＰＤを受け取るＯＲゲート５３０として構成することができる。
【００５３】
第２制御回路５２−０〜５２−(n-1)は、第１制御回路５３からのリセット信号ＰＤおよびチャネルパワーダウン信号ＣＰＤ０〜ＣＰＤ（ｎ−１）を受け取り、これらリセット信号ＰＤおよびチャネルパワーダウン信号ＣＰＤ０〜ＣＰＤ（ｎ−１）のいずれかがリセット論理（リセット信号ＰＤが高レベル『Ｈ』、或いは、チャネルパワーダウン信号ＣＰＤが低レベル『Ｌ』）になった場合、リセットと判断してそれぞれ対応するレシーバユニット５１−０〜５１−(n-1)に対してリセット信号ＰＤＸ０〜ＰＤＸ(n-1)（低レベル『Ｌ』で活性化する信号）を出力する。ここで、図１３（ｂ）に示されるように、第２制御回路５２（５２−０〜５２−(n-1)）は、例えば、チャネルパワーダウン信号ＣＰＤを反転するインバータ５２２、および、リセット信号ＰＤおよびインバータ５２２で反転されたチャネルパワーダウン信号ＣＰＤを受け取るＮＯＲゲート５２１により構成することができる。このリセット信号ＰＤＸ０〜ＰＤＸ(n-1)は、リセット論理（低レベル『Ｌ』）になった場合、それぞれ対応するレシーバユニット５１−０〜５１−(n-1)へのクロック入力を遮断してそのレシーバユニット５１−０〜５１−(n-1)を停止させる。
【００５４】
なお、本発明に係るラッチ形レベルコンバータは、図８〜図１３に示すような受信回路システムへの適用に限定されず、様々な装置或いはシステムに対して幅広く適用することができる。
【００５５】
（付記１） 入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有するラッチ形レベルコンバータであって、
前記信号入力トランジスタは、高耐圧トランジスタであることを特徴とするラッチ形レベルコンバータ。
【００５６】
（付記２） 付記１に記載のラッチ形レベルコンバータにおいて、前記入力信号は差動入力信号であり、前記信号入力トランジスタは該差動入力信号を制御電極で受け取る差動対トランジスタであることを特徴とするラッチ形レベルコンバータ。
【００５７】
（付記３） 付記２に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、差動型ラッチであることを特徴とするラッチ形レベルコンバータ。
【００５８】
（付記４） 付記３に記載のラッチ形レベルコンバータにおいて、前記差動型ラッチは、交差接続された一対のインバータであることを特徴とするラッチ形レベルコンバータ。
【００５９】
（付記５） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６０】
（付記６） 付記５に記載のラッチ形レベルコンバータにおいて、前記ラッチ部、前記信号入力ｎＭＯＳトランジスタおよび前記クロック入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６１】
（付記７） 付記６に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、交差接続された一対のインバータであり、該一対のインバータの各ｐＭＯＳトランジスタに対してそれぞれ並列にクロックをゲートに受け取るｐＭＯＳトランジスタを設けることを特徴とするラッチ形レベルコンバータ。
【００６２】
（付記８） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６３】
（付記９） 付記８に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタおよび前記ラッチ部は、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６４】
（付記１０） 付記９に記載のラッチ形レベルコンバータにおいて、前記ラッチ部は、交差接続された一対のインバータであり、該一対のインバータの各ｎＭＯＳトランジスタに対してそれぞれ並列にクロックをゲートに受け取るｎＭＯＳトランジスタを設けることを特徴とするラッチ形レベルコンバータ。
【００６５】
（付記１１） 付記１〜４のいずれか１項に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタおよびｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタおよび一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
【００６６】
（付記１２） 付記１１に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタ、前記ラッチ部、前記クロック入力ｎＭＯＳトランジスタおよび前記信号入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
【００６７】
（付記１３） 付記１〜１２のいずれか１項に記載のラッチ形レベルコンバータと、該ラッチ形レベルコンバータの出力をラッチするラッチ回路と、前記ラッチ形レベルコンバータに対するクロックを発生するクロック発生回路とを備えることを特徴とする受信回路。
【００６８】
（付記１４） 付記１３に記載の受信回路において、ｎを２以上の整数として、前記ラッチ形レベルコンバータおよび前記ラッチ回路はｎ個あり、該ｎ個のラッチ形レベルコンバータは、前記クロック発生回路が出力するｎ相クロックによりそれぞれ駆動されることを特徴とする受信回路。
【００６９】
【発明の効果】
以上、詳述したように、本発明のラッチ形レベルコンバータによれば、小振幅信号を的確に増幅することができ、また、電源電圧よりも高いコモンモードの入力信号も受信することができる。
【図面の簡単な説明】
【図１】従来のラッチ形レベルコンバータの一例を示す回路図である。
【図２】図１に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図３】本発明に係るラッチ形レベルコンバータの第１実施例を示す回路図である。
【図４】本発明に係るラッチ形レベルコンバータの第２実施例を示す回路図である。
【図５】図４に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図６】本発明に係るラッチ形レベルコンバータの第３実施例を示す回路図である。
【図７】図６に示すラッチ形レベルコンバータの動作を説明するためのタイミング図である。
【図８】本発明のラッチ形レベルコンバータが適用される信号伝送システムの一例を概略的に示すブロック図である。
【図９】図８に示す信号伝送システムにおける受信ＬＳＩの一例を示すブロック図である。
【図１０】図９に示す受信ＬＳＩにおけるＳＲラッチの一例を示す回路図である。
【図１１】図９に示す受信ＬＳＩの動作を説明するためのタイミング図である。
【図１２】図９に示す受信ＬＳＩに適用されるリセット制御回路の一例を示すブロック図である。
【図１３】図１２に示すリセット制御回路における制御ユニットの例を示す回路図である。
【符号の説明】
５１−０〜５１−(n-1)…レシーバユニット
５２−０〜５２−(n-1)…第２制御回路
５３…第１制御回路
２００…送信回路
３００…受信回路
３０１，３１０〜３１３…ラッチ形レベルコンバータ
３０２，３２０〜３２３…ＳＲラッチ
３０３…クロック発生回路
４００…信号伝送路
ＡＶＤ…高電位電源線（高電位電源電圧）
ＡＶＳ…低電位電源線（低電位電源電圧）
ＣＫ，ＣＫＸ…クロック
ｄ，ｄｘ…入力信号
ｑ，ｑｘ…出力信号
Claims (10)
- 電源電圧より高いレベルの入力信号が供給される信号入力トランジスタと、該信号入力トランジスタで受け取った入力信号のデータを保持するラッチ部と、クロックに応じて動作を制御するクロック入力トランジスタとを有するラッチ形レベルコンバータであって、
前記信号入力トランジスタは、前記ラッチ部を構成するトランジスタよりも高耐圧なトランジスタであることを特徴とするラッチ形レベルコンバータ。 - 請求項１に記載のラッチ形レベルコンバータにおいて、前記入力信号は差動入力信号であり、前記信号入力トランジスタは該差動入力信号を制御電極で受け取る差動対トランジスタであることを特徴とするラッチ形レベルコンバータ。
- 請求項１または２に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
- 請求項３に記載のラッチ形レベルコンバータにおいて、前記ラッチ部、前記信号入力ｎＭＯＳトランジスタおよび前記クロック入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
- 請求項１または２に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
- 請求項５に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタおよび前記ラッチ部は、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
- 請求項１または２に記載のラッチ形レベルコンバータにおいて、前記クロック入力トランジスタは、前記クロックをゲートで受け取るｎＭＯＳトランジスタおよびｐＭＯＳトランジスタであり、且つ、前記信号入力トランジスタは、一対のｐＭＯＳトランジスタおよび一対のｎＭＯＳトランジスタであることを特徴とするラッチ形レベルコンバータ。
- 請求項７に記載のラッチ形レベルコンバータにおいて、前記クロック入力ｐＭＯＳトランジスタ、前記信号入力ｐＭＯＳトランジスタ、前記ラッチ部、前記クロック入力ｎＭＯＳトランジスタおよび前記信号入力ｎＭＯＳトランジスタは、その順番で高電位電源線と低電位電源線との間に直列に接続されることを特徴とするラッチ形レベルコンバータ。
- 請求項１〜８のいずれか１項に記載のラッチ形レベルコンバータと、該ラッチ形レベルコンバータの出力をラッチするラッチ回路と、前記ラッチ形レベルコンバータに対するクロックを発生するクロック発生回路とを備えることを特徴とする受信回路。
- 請求項９に記載の受信回路において、ｎを２以上の整数として、前記ラッチ形レベルコンバータおよび前記ラッチ回路はｎ個あり、該ｎ個のラッチ形レベルコンバータは、前記クロック発生回路が出力するｎ相クロックによりそれぞれ駆動されることを特徴とする受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122513A JP3946077B2 (ja) | 2002-04-24 | 2002-04-24 | ラッチ形レベルコンバータおよび受信回路 |
| US10/405,636 US7167027B2 (en) | 2002-04-24 | 2003-04-03 | Latch-type level converter and receiver circuit accurately amplifying low-amplitude signals and receiving common-mode input signals higher than a supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122513A JP3946077B2 (ja) | 2002-04-24 | 2002-04-24 | ラッチ形レベルコンバータおよび受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318726A JP2003318726A (ja) | 2003-11-07 |
| JP3946077B2 true JP3946077B2 (ja) | 2007-07-18 |
Family
ID=29243632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002122513A Expired - Fee Related JP3946077B2 (ja) | 2002-04-24 | 2002-04-24 | ラッチ形レベルコンバータおよび受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7167027B2 (ja) |
| JP (1) | JP3946077B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005089007A1 (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Industrial Co., Ltd. | 無線通信端末装置及び無線通信機能制御方法 |
| US7193447B1 (en) * | 2004-05-06 | 2007-03-20 | Sun Microsystems, Inc. | Differential sense amplifier latch for high common mode input |
| JP4152969B2 (ja) * | 2005-01-07 | 2008-09-17 | 富士通株式会社 | ラッチ回路および４相クロック発生器 |
| KR100558519B1 (ko) * | 2005-02-18 | 2006-03-10 | 매그나칩 반도체 유한회사 | 멀티 파워에서 동작하는 칩 및 그를 포함하는 시스템 |
| US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| JP4785538B2 (ja) * | 2006-01-20 | 2011-10-05 | セイコーインスツル株式会社 | バンドギャップ回路 |
| JP4823098B2 (ja) | 2007-02-20 | 2011-11-24 | 富士通セミコンダクター株式会社 | Ｉ／ｏ回路 |
| US7405625B1 (en) | 2007-04-25 | 2008-07-29 | Analog Devices, Inc. | Common-mode control structures and signal converter systems for use therewith |
| JP4957405B2 (ja) * | 2007-06-27 | 2012-06-20 | 富士通セミコンダクター株式会社 | 信号波形等化回路及び受信回路 |
| KR100897280B1 (ko) | 2007-09-04 | 2009-05-14 | 주식회사 하이닉스반도체 | 리시버 회로 |
| TWI346453B (en) | 2007-12-17 | 2011-08-01 | Richtek Technology Corp | Level shift circuit and method for the same |
| US8659341B2 (en) * | 2011-05-02 | 2014-02-25 | Analog Devices, Inc. | System and method for level-shifting voltage signals using a dynamic level-shifting architecture |
| US8779810B2 (en) * | 2011-07-15 | 2014-07-15 | Qualcomm Incorporated | Dynamic divide by 2 with 25% duty cycle output waveforms |
| JP5629248B2 (ja) * | 2011-08-23 | 2014-11-19 | アズビル株式会社 | デジタルアイソレータおよびフィールド機器 |
| US9780790B2 (en) * | 2015-02-18 | 2017-10-03 | Microsemi SoC Corporation | High speed level shifter circuit |
| US9438211B1 (en) * | 2015-07-16 | 2016-09-06 | Huawei Technologies Co., Ltd. | High speed latch and method |
| US9722828B2 (en) * | 2015-09-23 | 2017-08-01 | Qualcomm Incorporated | Switch capacitor decision feedback equalizer with internal charge summation |
| US9602317B1 (en) * | 2015-10-12 | 2017-03-21 | Qualcomm Incorporated | Apparatus and method for combining currents from passive equalizer in sense amplifier |
| US9887698B2 (en) * | 2015-12-14 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Internal clock gated cell |
| US20170207774A1 (en) * | 2016-01-15 | 2017-07-20 | Texas Instruments Incorporated | D latch circuit |
| CN109565277B (zh) | 2016-08-30 | 2024-03-22 | 株式会社半导体能源研究所 | 接收差分信号的接收器、包括接收器的ic以及显示装置 |
| US20180115306A1 (en) * | 2016-10-20 | 2018-04-26 | Advanced Micro Devices, Inc. | Low power master-slave flip-flop |
| US10284145B2 (en) | 2016-11-03 | 2019-05-07 | Board Of Regents, The University Of Texas System | Variable gain amplifier utilizing positive feedback and time-domain calibration |
| US10164637B2 (en) | 2017-02-24 | 2018-12-25 | Qualcomm Incorporated | Level shifter for voltage conversion |
| WO2019239537A1 (ja) * | 2018-06-14 | 2019-12-19 | 株式会社ソシオネクスト | 分周回路、通信回路、及び集積回路 |
| JP7394760B2 (ja) | 2018-07-20 | 2023-12-08 | 株式会社半導体エネルギー研究所 | 受信回路 |
| US10651832B2 (en) | 2018-08-10 | 2020-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifter |
| US10804902B1 (en) | 2019-12-31 | 2020-10-13 | Silicon Storage Technology, Inc. | Level shifter for integrated circuit |
| US11528016B2 (en) * | 2021-01-21 | 2022-12-13 | Apple Inc. | Low latency comparator with local clock circuit |
| US11888478B2 (en) * | 2021-10-29 | 2024-01-30 | Texas Instruments Incorporated | Methods and apparatus to perform CML-to-CMOS deserialization |
| US20230299762A1 (en) * | 2022-03-15 | 2023-09-21 | Faraday Technology Corporation | Level shifter and electronic device |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754428A (en) | 1980-09-18 | 1982-03-31 | Seiko Epson Corp | Level interface circuit |
| JPS63105522A (ja) | 1986-10-22 | 1988-05-10 | Nec Corp | 高電圧デイジタル信号出力回路 |
| JPH01177711A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | ラッチ回路 |
| US5041740A (en) * | 1990-04-30 | 1991-08-20 | Motorola, Inc. | Parallel clocked latch |
| JPH04343520A (ja) * | 1991-05-21 | 1992-11-30 | Mitsubishi Electric Corp | レベルシフト回路 |
| US5399917A (en) * | 1993-03-31 | 1995-03-21 | Intel Corporation | High voltage tolerant switch constructed for a low voltage CMOS process |
| JP2809147B2 (ja) * | 1995-08-30 | 1998-10-08 | 日本電気株式会社 | 圧電トランス駆動回路 |
| US5656951A (en) * | 1996-02-05 | 1997-08-12 | Motorola, Inc. | Input circuit and method for holding data in mixed power supply mode |
| JP3258229B2 (ja) * | 1996-03-18 | 2002-02-18 | 株式会社東芝 | レベル変換回路及び半導体集積回路 |
| US5748025A (en) * | 1996-03-29 | 1998-05-05 | Intel Corporation | Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit |
| US5786722A (en) * | 1996-11-12 | 1998-07-28 | Xerox Corporation | Integrated RF switching cell built in CMOS technology and utilizing a high voltage integrated circuit diode with a charge injecting node |
| US5929656A (en) * | 1997-05-16 | 1999-07-27 | Motorola, Inc. | Method and apparatus for driving a capacitive display device |
| TW436706B (en) * | 1997-08-27 | 2001-05-28 | Toshiba Corp | Latch circuit including means for converting voltage level and flip-flop circuit including the same |
| JP3582967B2 (ja) | 1997-09-26 | 2004-10-27 | 株式会社東芝 | クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路 |
| JP3488612B2 (ja) * | 1997-12-11 | 2004-01-19 | 株式会社東芝 | センス増幅回路 |
| US6580411B1 (en) * | 1998-04-28 | 2003-06-17 | Sharp Kabushiki Kaisha | Latch circuit, shift register circuit and image display device operated with a low consumption of power |
| US6060919A (en) * | 1998-12-04 | 2000-05-09 | Ramtron International Corporation | CMOS preferred state power-up latch |
| JP2000195284A (ja) * | 1998-12-24 | 2000-07-14 | Toshiba Corp | ラッチ型レベルシフト回路 |
| JP3579820B2 (ja) | 1999-01-28 | 2004-10-20 | 松下電器産業株式会社 | Ｄ型フリップフロップ |
| JP2000306382A (ja) | 1999-02-17 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置 |
| US6255861B1 (en) * | 1999-07-12 | 2001-07-03 | Intel Corporation | Hybrid low voltage swing sense amplifier |
| GB9926072D0 (en) * | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Switching circuit |
| US6411545B1 (en) * | 1999-11-19 | 2002-06-25 | John Millard And Pamela Ann Caywood 1989 Revokable Living Trust | Non-volatile latch |
| TW491988B (en) * | 2001-03-21 | 2002-06-21 | Century Semiconductor Inc | Single-ended high voltage level shifters applied in TET-LCD gate drivers |
| US6762957B2 (en) * | 2001-12-20 | 2004-07-13 | Intel Corporation | Low clock swing latch for dual-supply voltage design |
| JP3865689B2 (ja) * | 2002-01-15 | 2007-01-10 | 松下電器産業株式会社 | レベルシフト回路 |
-
2002
- 2002-04-24 JP JP2002122513A patent/JP3946077B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-03 US US10/405,636 patent/US7167027B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003318726A (ja) | 2003-11-07 |
| US7167027B2 (en) | 2007-01-23 |
| US20030201800A1 (en) | 2003-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3946077B2 (ja) | ラッチ形レベルコンバータおよび受信回路 | |
| US6501306B1 (en) | Data output circuit for semiconductor device with level shifter and method for outputting data using the same | |
| US7772883B2 (en) | Level shifter | |
| US6563357B1 (en) | Level converting latch | |
| JP2007213773A (ja) | 半導体記憶装置のデータ出力回路及び方法 | |
| JP2003078407A (ja) | 高速サンプリングレシーバー | |
| WO2016153778A1 (en) | Driver using pull-up nmos transistor | |
| US7528630B2 (en) | High speed flip-flop | |
| US6437625B1 (en) | Edge triggered latch with symmetrical paths from clock to data outputs | |
| US7295044B2 (en) | Receiver circuits for generating digital clock signals | |
| US6489820B1 (en) | Method and apparatus for distributing clocks | |
| WO2000072538A9 (en) | Differential receiver | |
| US7868661B2 (en) | Line driving circuit of semiconductor device | |
| TW202304137A (zh) | 用於高速感測放大器的動態交叉耦接再生 | |
| KR20150116099A (ko) | 신호 전달회로 및 그의 동작방법 | |
| US20030235105A1 (en) | Semiconductor integrated circuit | |
| JP3526541B2 (ja) | 半導体集積回路装置およびそのデータ入出力部 | |
| KR20050097226A (ko) | 저전력 소모의 플립플롭 | |
| TW202406305A (zh) | 高速採樣器 | |
| JP5286414B2 (ja) | 半導体記憶回路 | |
| JP2024046090A (ja) | 半導体集積回路、送信装置、及び半導体装置 | |
| KR100885487B1 (ko) | 반도체메모리소자의 입력장치 | |
| JP3005560B1 (ja) | 入力回路 | |
| JP4118712B2 (ja) | 半導体集積回路 | |
| KR100239696B1 (ko) | 반도체 소자의 출력버퍼 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070410 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |