KR20050097226A - 저전력 소모의 플립플롭 - Google Patents

저전력 소모의 플립플롭 Download PDF

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Abstract

본 발명은 적은 전력소모를 갖는 플립플롭을 제공하기 위한 것으로, 이를 위한 본 발명으로 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서, 상기 래치단은 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하는 것을 특징으로 하는 플립플롭을 제공한다.

Description

저전력 소모의 플립플롭{FLIP-FLOP FOR LOW POWER CONSUMPTION}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 플립플롭에 관한 것이다.
일반적으로 플립플롭은 두 가지 논리상태 사이를 번갈아 출력하는 전자회로를 말한다. 플립플롭에 전류가 부가되면, 현재의 반대 상태로 변하며 (0 에서 1 로, 또는 1 에서 0 으로), 그 상태를 계속 유지하므로 한 비트의 정보를 저장할 수 있는 능력을 가지고 있다. 여러 개의 트랜지스터로 만들어지며, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용된다.
도 1은 일반적인 플립플롭의 심볼도로써, 플립플롭은 클럭(CLK)의 에지에 동기되어 입력된 데이터(DATA_IN)를 출력(DATA_OUT)시킨다.
도 2는 종래기술에 따른 플립플롭의 내부 회로도이다.
도 2를 참조하면, 플립플롭은 클럭(CLK)의 활성화에 응답하여 입력 데이터(DATA_IN)를 래치하여 전달하기 위한 래치부(10)와, 클럭(CLK)의 비활성화에 응답하여 래치부(10)의 출력을 래치하여 출력 데이터(DATA_OUT)로 출력하기 위한 래치부(20)로 구성된다.
그리고 래치부(10)는 클럭을 반전시키기 위한 인버터(12)와, 인버터(12)의 출력신호와 클럭(CLK)에 제어받아 입력 데이터(DATA_IN)를 전달하기 위한 트랜스퍼게이트(14)와, 트랜스퍼 게이트(14)의 출력신호를 홀딩하기 위한 래치(16)로 구현된다.
래치부 20은 래치부 10과 동일한 구조를 갖되, 트랜스퍼게이트(24)가 래치부 10 내의 인버터(12)의 출력과 이를 반전시킨 클럭(인버터 22의 출력)에 제어받아 래치부 10의 출력신호를 출력데이터(DATA_OUT)로 출력하는 점이 다르다.
따라서, 트랜스퍼 게이트 14는 클럭(CLK)의 활성화에 응답하여 데이터를 전달하며, 트랜스퍼 게이트는 24는 클럭(CLK)의 비활성화에 응답하여 데이터를 전달한다.
도 3은 도 2의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면으로서, 이를 참조하여 도 2의 동작 및 소비 전력을 살펴보도록 한다.
먼저, 입력 데이터(DATA_IN)가 논리값 '하이'에서 '로우'로 천이한다. 이어 클럭(CLK)의 활성화구간이 되면 래치부 10이 입력데이터(DATA_IN)를 래치하여 전달하고, 다음 클럭(CLK)의 비활성화 구간이 되면 래치부 20이 래치부 10의 출력을 출력데이터(DATA_OUT)로 래치하여 출력한다.
즉, 클럭(CLK)의 폴링 에지에 동기되어 입력데이터(DATA_IN)가 출력(DATA_OUT)된다.
한편, 도 3에 도시된 바와 같이 입력 데이터의 변화가 없는 동안에도 플립플롭은 계속적으로 전류를 소모하는 것을 확인할 수 있다. 이는 래치부 내 인버터가 입력데이터에 상관없이 지속적으로 클럭을 반전시키기 때문이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 전력의 소모를 줄이기 위한 플립플롭을 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 플립플롭은 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서, 상기 래치단은 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 플립플롭의 내부 회로도이다.
도 4를 참조하면, 플립플롭은 자신의 입력 데이터에 제어받아 클럭(CLK)을 반전시키기 위한 인버터(120, 220)와, 클럭(CLK) 및 인버터(120, 220)의 출력신호에 제어받아 입력신호를 전달하기 위한 트랜스퍼 게이트(140, 240)와, 트랜스퍼 게이트(140, 240)의 출력신호를 래치하기 위한 래치(160, 260)를 구비하는 래치부(100, 200)로 구현된다.
그리고 인버터(120)는 클럭를 게이트 입력으로 하며 전원전압과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 클럭를 게이트 입력으로 하며 출력노드에 드레인단이 연결된 NMOS트랜지스터(NM1)와, 자신의 입력데이터를 게이트 입력으로 가지며 NMOS트랜지스터(NM1)의 소스단에 자신의 드레인단이 연결되고 소스단이 접지전압에 연결되는 NMOS트랜지스터(NM2)를 구비한다.
한편, 이를 도 2와 비교하여 보면, 본 발명에 따른 래치부(100, 200) 내 인버터(120, 220)는 데이터의 논리레벨에 제어받아 클럭을 반전시키는 동작을 수행함을 알 수 있다. 즉, 래치부(100)는 입력데이터(DATA_IN)가 논리값 '하이'를 갖는 경우 인버터(120)를 통해 클럭(CLK)을 반전시키므로써 트랜스퍼 게이트(140)의 PMOS트랜지스터를 통해 입력데이터(DATA_IN)가 출력되도록 하고, 입력데이터(DATA_IN)가 논리값 '로우'를 갖는 경우 트랜스퍼 게이트(140)의 NMOS트랜지스터를 통해 데이터가 출력되므로 클럭을 반전시키지 않는다.
도 5는 도 4의 본 발명에 따른 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면이다.
도 5를 참조하면, 먼저 입력데이터(DATA_IN)가 논리값 '하이'에서 '로우'로 천이한다. 이어 클럭(CLK)의 활성화 구간에서 래치부(100)가 입력데이터(DATA_IN)를 래치하여 전달하고, 클럭(CLK)의 비활성화 구간에서 래치부(200)가 래치부(100)의 출력를 출력데이터(DATA_OUT)로 래치하여 출력한다.
한편, 동작에 따른 전류를 살펴보면 입력 데이터(DATA_IN)가 논리값 '하이'를 갖는 동안만 전류소모가 있어, 도 3에 비교하여 볼 때 보다 적은 전력소모를 갖는 것을 확인할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 플립플롭의 내부 회로도로서, 이를 도 4와 비교하여 살펴보도록 한다.
본 발명에 따른 제2 실시예에 도 4의 제1 실시예에 동일한 구성을 갖는다. 다만, 인버터(180, 280)가 데이터의 논리레벨 '로우'에서 동작하는 것만이 다르다.
도 7은 도 6의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면이다.
도면에 도시된 바와 같이 입력데이터(DATA_IN)가 논리값 '로우'를 갖는 동안에만 플립플롭의 전류소모가 발생하는 것을 확인할 수 있다.
전술한 본 발명은 입력데이터의 논리레벨에 따라 통과되어져야 하는 트랜스퍼 게이트 내 MOS트랜지스터에 따라, 이를 구동시키기 위해 필요한 때에만 인버터를 통해 클럭을 반전시켜 사용하는 것을 확인할 수 있다. 따라서, 이와같이 입력데이터의 논리레벨에 따라서 인버터를 구동함으로써, 불필요한 전력소모를 줄인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 입력데이터의 논리레벨에 따라서 인버터를 구동함으로써, 불필요한 전력소모를 줄인다.
도 1은 일반적인 플립플롭의 심볼도.
도 2는 종래기술에 따른 플립플롭의 내부 회로도.
도 3은 도 2의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.
도 4는 본 발명의 제1 실시예에 따른 플립플롭의 내부 회로도.
도 5는 도 4의 본 발명에 따른 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 플립플롭의 내부 회로도.
도 7은 도 6의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.
* 도면의 주요 부분에 대한 설명도
120, 220 : 인버터
140, 240 : 트랜스퍼 게이트
160, 260 : 래치

Claims (3)

  1. 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서,
    상기 래치단은,
    자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터;
    상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및
    상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하는 것
    을 특징으로 하는 플립플롭.
  2. 제1항에 있어서,
    상기 인버터는,
    상기 클럭를 게이트 입력으로 하며 전원전압과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터와, 상기 클럭를 게이트 입력으로 하며 상기 출력노드에 드레인 단이 연결된 제1 NMOS트랜지스터와, 상기 자신의 입력데이터를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단에 자신의 드레인단이 연결되고 소스단이 접지전압에 연결되는 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  3. 제1항에 있어서,
    상기 인버터는 상기 클럭을 게이트 입력으로 하며 출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터와, 상기 클럭을 게이트 입력으로 가지며 상기 출력노드에 자신의 드레인단에 연결되는 제1 PMOS트랜지스터와, 상기 자신의 입력데이터를 게이트 입력으로 가지며 전원전압과 상기 제1 PMOS트랜지스터의 소스단 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
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