KR100719360B1

KR100719360B1 - 디지털 로직 프로세싱 회로, 그것을 포함하는 데이터 처리 장치, 그것을 포함한 시스템-온 칩, 그것을 포함한 시스템, 그리고 클록 신호 게이팅 방법

Info

Publication number: KR100719360B1
Application number: KR1020050105093A
Authority: KR
Inventors: 이진언; 박용하; 정영진; 김윤경
Original assignee: 삼성전자주식회사
Priority date: 2005-11-03
Filing date: 2005-11-03
Publication date: 2007-05-17
Also published as: DE102006052401A1; US20070174514A1; US7694042B2; JP2007128518A; TWI333329B; TW200733558A; DE102006052401B4; KR20070048077A

Abstract

여기에 제공되는 디지털 로직 프로세싱 장치는 외부로부터 전송되는 데이터를 저장하는 입력 파이포와; 상기 입력 파이포에서 출력되는 데이터를 처리하는 프로세싱 유니트와; 그리고 상기 입력 파이포 및 상기 프로세싱 유니트로 공급되는 클럭 신호를 제어하는 클럭 제어 회로를 포함하며, 상기 클럭 제어 회로는 상기 입력 파이포로 전송될 데이터의 유무 상태, 그리고 상기 입력 파이포와 상기 프로세싱 유니트의 상태들을 감시하여 상기 클럭 신호를 제어한다.

Description

디지털 로직 프로세싱 회로, 그것을 포함하는 데이터 처리 장치, 그것을 포함한 시스템-온 칩, 그것을 포함한 시스템, 그리고 클록 신호 게이팅 방법{DIGITAL LOGIC PROCESSING CIRCUIT, DIGITAL PROCESSING DEVICE INCLUDING THE SAME, SYSTEM-ON CHIP INCLUDING THE SAME, SYSTEM INCLUDING THE SAME, AND CLOCK SIGNAL GATING METHOD}

도 1은 본 발명에 따른 하드-와이어드 스트리밍 프로세싱 시스템을 보여주는 블럭도이다.

도 2는 도 1에 도시된 하드-와이어드 스트리밍 프로세싱 시스템의 프로세싱 엘리먼트들의 처리 상태들을 보여주는 도면이다.

도 3은 도 1에 도시된 프로세싱 엘리먼트를 보여주는 블록도이다.

도 4는 3에 도시된 입력 파이포의 일부를 보여주는 회로도이다.

도 5는 도 3에 도시된 클럭 제어 회로를 보여주는 회로도이다.

도 6 내지 도 9는 도 3에 도시된 프로세싱 엘리먼트의 제어 신호들을 보여주는 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

120 : 입력 파이포 140 : 프로세싱 유니트

160 : 클럭 제어 회로

본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 전력 소모를 줄이기 위한 집적 회로의 클럭 제어 기법에 관한 것이다.

현대 VLSI 설계에서 중요한 디자인 제약은 클럭 전력이다. 누설 전력의 증가에도 불구하고, 클럭 전력은 현대 마이크로프로세서에서 전반적인 전력 소모의 상당 부분을 차지한다. 동적 전력 소모를 줄이기 위한 효과적인 기법으로서 클럭 게이팅(clock gating)이 제안되어 오고 있다. 이 클럭 게이팅은 로직 블록들에 사용되는 전력 절감 기술들 중 하나이다. 전력을 절감하기 위해서, 레지스터에 값을 저장하는 경우에 해당 레지스터의 클럭을 활성화한다.

다양한 클럭 게이팅 기법들이 U.S. Patent No. 6,232,820에 "METHOD AND APPARATUS FOR DYNAMIC CLOCK GATING"라는 제목으로, U.S. Patent No. 6,393,579에 "METHOD AND APPARATUS FOR SAVING POWER AND IMPROVING PERFORMANCE IN A COLLAPSABLE PIPELINE USING GATED CLOCKS"라는 제목으로, U.S. Patent No. 6,583,648에 "METHOD AND APPARATUS FOR FINE GRANULARITY CLOCK GATING"라는 제목으로, U.S. Patent No. 6,822,478에 "DATA-DRIVEN CLOCK GATING FOR A SEQUENTIAL DATA-CAPTURE DEVICE"라는 제목으로, 그리고 U.S. Patent No. 6,844,767에 "HIERARCHICAL CLOCK GATING CIRCUIT AND METHOD"라는 제목으로 각각 게재되어 있다.

상술한 레퍼런스들에 게재된 게이팅 기법들과 더불어, 응용 프로그램의 부하에 따라 집적 회로가 낮은 주파수의 클럭 신호로 동작하게 함으로써 전력 소모를 줄일 수 있다. 또한, 응용 동작에 불필요한 프로세싱 유니트들에 인가되는 클럭 신호를 소프트웨어 제어에 따라 차단하는 방법이 사용되고 있다. 소프트웨어 제어에 의한 클럭 게이팅 기법은 피제어되는 회로의 단위가 크고 미세한 시간 단위의 클럭 게이팅이 불가능할 수 밖에 없다.

따라서, 점차 하드웨어에 의해 자동으로 제어되는 동적 클럭 게이팅의 필요성이 증대되고 있다.

본 발명의 목적은 소프트웨어의 개입없이 데이터에 기인한 자발적인 클럭 제어 장치 및 그것을 포함한 하드-와이어드 스트리밍 프로세싱 시스템을 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 디지털 로직 프로세싱 장치는 외부로부터 전송되는 데이터를 저장하는 입력 파이포와; 상기 입력 파이포에서 출력되는 데이터를 처리하는 프로세싱 유니트와; 그리고 상기 입력 파이포 및 상기 프로세싱 유니트로 공급되는 클럭 신호를 제어하는 클럭 제어 회로를 포함하며, 상기 클럭 제어 회로는 상기 입력 파이포로 전송될 데이터의 유무 상태, 그리고 상기 입력 파이포와 상기 프로세싱 유니트의 상태들을 감시하여 상기 클럭 신호를 제어한다.

본 발명의 다른 특징에 따르면, 디지털 로직 프로세싱 장치는 하드-와이어드 스트리밍 프로세싱 방식으로 동작하도록 구성된 복수 개의 프로세싱 엘리먼트들을 포함하며, 상기 프로세싱 엘리먼트들 각각은 전단의 프로세싱 엘리먼트로부터 전송되는 데이터를 저장하며, 유효 데이터가 있는 지의 여부를 나타내는 제 1 플래그 신호를 출력하는 입력 파이포와; 상기 제 1 플래그 신호에 응답하여 상기 입력 파이포에서 출력되는 데이터를 처리하며, 처리 작업이 완료되었는 지의 여부를 나타내는 제 2 플래그 신호를 출력하는 프로세싱 유니트와; 그리고 상기 전단의 프로세싱 엘리먼트에 유효 데이터가 준비되어 있는 지의 여부를 나타내는 유효 신호와 상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 입력 파이포 및 상기 프로세싱 유니트로 공급되는 클럭 신호를 제어하는 클럭 제어 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 디지털 로직 프로세싱 장치에 공급되는 클록 신호를 게이팅하는 방법은 클록 신호에 동기되어 외부 데이터를 입력받는 단계와; 상기 클록 신호에 동기되어 상기 입력된 데이터를 가공하는 단계와; 그리고 입력될 외부 데이터가 존재하는 지의 여부와 상기 입력된 데이터의 가공이 완료되었는 지의 여부에 따라 상기 클록 신호를 차단하는 단계를 포함한다. 입력될 외부 데이터가 존재하지 않고, 상기 입력된 데이터의 가공이 완료되는 경우, 상기 클록 신호는 차단된다. 그리고, 입력될 외부 데이터가 존재하지 않고, 상기 입력된 데이터의 가공이 완료되지 않은 경우, 상기 클록 신호는 공급된다. 또는, 입력될 외부 데이터가 존재하고, 상기 입력된 데이터의 가공이 완료된 경우, 상기 클록 신호는 공급된다.

이 실시예에 있어서, 상기 외부 데이터는 상기 클록 신호에 동기되어 입력 파이포에 저장되고, 상기 입력 파이포에 저장된 데이터는 프로세싱 유니트에 의해서 가공된다. 상기 클록 신호의 차단은 상기 입력 파이포로 전송될 데이터의 유무 상태, 그리고 상기 입력 파이포와 상기 프로세싱 유니트의 상태들에 따라 결정된다.

이 실시예에 있어서, 상기 감시된 상태들의 조합이 유휴 상태를 나타낼 때 자발적으로 그리고 즉각적으로 소프트웨어의 개입없이 상기 클럭 신호가 차단된다. 상기 유휴 상태는 상기 입력 파이포로 전송될 데이터가 없고, 상기 입력 파이포가 비어 있으며, 상기 프로세싱 유니트의 작업이 완료될 때 설정된다. 또한, 상기 클록 신호는 상기 유휴 상태에서 상기 입력 파이포로 전송될 유효 데이터가 존재할 때 상기 입력 파이포 및 상기 프로세싱 유니트로 자발적으로 그리고 즉각적으로 소프트웨어의 개입없이 공급된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 하드-와이어드 스트리밍 프로세싱 장치(hard-wired streaming processing device)가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용 에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명에 따른 데이터 처리 장치를 개략적으로 보여주는 블록도이다.

도 1에 도시된 데이터 처리 장치는 그로벌 클럭 신호(Clk)가 공급되는 복수의 프로세싱 엘리먼트들(processing elements: 이하, "PE"라 칭함)을 포함한다. 프로세싱 유니트는 디지털 로직 프로세싱 회로(digital logic processing circuit)로 불린다. 데이터 처리 장치는, 도 1에 도시된 바와 같이, 하드-와이어드 스트리밍 프로세싱 형태(hard-wired streaming processing form)로 구성된다. 즉, 임의의 PE는 전단의 PE로부터의 출력 데이터를 가공하고 다음단의 PE의 입력 데이터로서 가공된 데이터를 출력한다. 이러한 반복적인 처리 과정에서 입력 데이터의 디펜던시(dependancy)나 중간 PE의 레이턴시(latency)가 다른 경우, 도 2에 도시된 바와 같이, 각 PE는 액티브 상태(active state)와 유휴 상태(idle state)에 반복적으로 놓이게 된다. 본 발명에 따른 데이터 처리 장치는 어떠한 소프트웨어의 개입없이 데이터에 기인한 즉각적인 클럭 차단 기법(Instantaneous Data-Driven Clock-Gating: "IDDC")을 사용한다. 예를 들면, PEi가 유휴 상태에 놓일 때 PEi로의 클럭 신호 공급은 자발적이고 즉각적인 방식으로 내부적으로 차단된다. PEi가 액티브 상태에 놓일 때 PE로의 클럭 신호 공급은 자발적이고 즉각적인 방식으로 내부적으로 재개된다. 이러한 클럭 제어 기법에 의하면, 소프트웨어의 관여없이 다이나믹 전력 소모(dynamic power dissipation)를 절감할 수 있다.

도 3은 도 1에 도시된 프로세싱 엘리먼트들 중 하나를 보여주는 블록도이다. 도 3을 참조하면, 디지털 로직 프로세싱 회로로서, 본 발명에 따른 프로세싱 엘리먼트(PEi)는 입력 파이포(120), 프로세싱 유니트(140), 그리고 클럭 제어 회로(도면에는 "IDDC"로 표기됨)(160)를 포함한다. 나머지 프로세싱 엘리먼트들(PEi-1, PEi+1)은 도 3에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다. 도 3으로부터 알 수 있듯이, 입력 파이포(120)는 전단의 출력 파이포로서 사용된다. 본 발명에 따른 클럭 제어 회로(160)는 다음과 같은 조건들이 만족될 때 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 게이티드 로컬 클럭 신호(Lclk)를 자발적으로 즉각적으로 차단한다. 예를 들면, 클럭 제어 회로(160)는 입력 파이포(120)가 비어있고, 프로세싱 유니트(140)의 작업이 완료되며, 전단의 PEi-1에서 유효한 데이터가 준비되지 않았을 때 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 로컬 클럭 신호(Lclk)를 차단한다. 이는 이후 상세히 설명될 것이다.

먼저, 입력 파이포(120)는 클럭 제어 신호(160)로부터의 제어 신호(DD_LclkSleep)에 응답하여 현재의 파이포 상태를 나타내는 준비 신호(ready signal) (coRdy)를 전단의 PEi-1으로 출력한다. 준비 신호(coRdy)는 입력 파이포(120)가 완전히 채워지지 않았음을 나타낸다. 도 4에 도시된 바와 같이, 준비 신호(coRdy)는 내부 신호(Internal_Rdy)와 제어 신호(DD_LclkSleep)의 조합에 의해서 생성된다. 예를 들면, 로컬 클록 신호(Lclk)가 차단됨을 제어 신호(DD_LclkSleep)가 나타낼 때, 준비 신호(coRdy)는 내부 신호(DD_LclkSleep)에 관계없이 비활성화된다. 준비 신호(coRdy)의 비활성화는 입력 파이포(120)가 데이터를 받아들일 준비가 되지 않았음을 나타낸다. 다시 말해서, 로컬 클럭 신호(Lclk)가 비활성화되어 있는 경우(또는, 제어 신호(DD_LclkSleep)가 활성화되는 경우), 준비 신호(coRdy)를 비활성화시킴으로써 전단의 PE가 비정상적으로 데이터를 쓰는 것을 방지하게 된다. 이는 이후 상세히 설명될 것이다. 입력 파이포(120)는 전단의 PEi-1으로부터 쓰기 신호(piWr)와 유효 신호(piValid)를 그리고 클럭 제어 회로(160)로부터 로컬 클럭 신호(Lclk)를 입력받는다. 유효 신호(piValid)는 전단의 PEi-1에 유효한 데이터가 준비되었는 지의 여부를 나타내며, 쓰기 신호(piWr)는 유효 데이터가 전송됨을 나타낸다. 입력 신호들(piValid, piWr)이 정해진 타이밍에 따라 활성화될 때, 입력 파이포(120)는 로컬 클럭 신호(Lclk)에 동기되어 전단의 PEi-1으로부터 출력된 데이터를 래치한다. 이때, 입력 파이포(120)는 유효한 데이터가 존재함(입력 파이포가 비어있지 않음)을 나타내는 제어 신호(FIFO_RdRdy)를 프로세싱 유니트(140)으로 출력한다. 입력 파이포(120)는 프로세싱 유니트(140)로부터의 제어 신호(FIFO_Rd)에 응답하여 데이터를 프로세싱 유니트(140)로 출력한다.

프로세싱 유니트(140)는 입력 파이포(120)로부터 출력된 데이터를 가공하고, 가공된 데이터를 다음단의 PEi+1으로 출력한다. 프로세싱 유니트(140)는 제어 신호(FIFO_RdRdy)에 응답하여 제어 신호(FIFO_Rd)를 펄스 형태로 출력한다. 예를 들면, 제어 신호(FIFO_RdRdy)가 입력 파이포(120)에 데이터가 존재함을 나타낼 때, 프로세싱 유니트(140)는 제어 신호(FIFO_Rd)를 펄스 형태로 입력 파이포(120)로 출력한다. 입력 파이포(120)는 제어 신호(FIFO_Rd)에 응답하여 데이터를 프로세싱 유니트(140)로 출력한다. 입력 파이포(120)로부터 전달된 데이터가 가공되고, 가공된 데이터가 다음단의 PEi+1으로 전달되면, 프로세싱 유니트(140)는 작업이 완료되었음을 나타내는 제어 신호(DD_Done)를 클럭 제어 회로(160)로 출력한다. 앞서 설명된 바와 같이, 프로세싱 유니트(140)는 다음단의 PEi+1으로부터 제공되는 준비 신호(niRdy)에 따라 유휴 신호(coValid) 및 쓰기 신호(coWr)를 다음단의 PEi+1으로 출력한다.

계속해서 도 3을 참조하면, 클럭 제어 회로(160)는 그로벌 클럭 신호(Clk) 및 제어 신호들(DD_piValid, DD_FIFO_RdRdy, DD_Done)에 응답하여 동작하며, 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 로컬 클럭 신호(Lclk)를 제어한다. 클럭 제어 회로(160)는 입력 파이포(120)가 비어있고, 프로세싱 유니트(140)의 작업이 완료되며, 전단의 PEi-1에 유효한 데이터가 준비되어 있지 않을 때 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 로컬 클럭 신호(Lclk)를 차단한다. 앞서 조건들이 만족될 때, 클럭 제어 회로(160)는 준비 신호(coRdy)가 비활성화되도록 제어 신호(DD_LclkSleep)를 입력 파이포(120)로 출력한다. 앞서의 조건들 중 어느 하나라도 만족되지 않으면, 클럭 제어 회로(160)는 제어 신호(DD_LclkSleep)를 비활성화시키고 로컬 클럭 신호(Lclk)를 입력 파이포(120)와 프로세싱 유니트(140)로 공급한다.

이상의 설명으로부터 알 수 있듯이, 임의의 PE가 유휴 상태에 놓이면, 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 로컬 클럭 신호(Lclk)는 소프트웨어의 개입없이 클럭 제어 회로(160)의 제어에 따라 자발적이고 즉각적인 방식으로 차단된다. 마찬가지로, PE가 액티브 상태에 놓이면, 로컬 클럭 신호(Lclk)는 소프트웨어의 개입없이 클럭 제어 회로(160)의 제어에 따라 자발적이고 즉각적인 방식으로 입력 파이포(120) 및 프로세싱 유니트(140)로 공급된다. 이러한 클럭 제어 기법에 의하면, 소프트웨어의 개입없이 소비 전력 절감을 달성할 수 있다.

도 5는 도 3에 도시된 클럭 제어 회로를 보여주는 회로도이다. 도 5를 참조하면, 본 발명의 클록 제어 회로(160)는 제어 신호들(DD_piValid, DD_FIFO_RdRdy, DD_Done)에 응답하여 그로벌 클럭 신호(Clk)를 제어한다. 앞서 언급된 바와 같이, 제어 신호(DD_piValid)는 전단의 PE에 유효한 데이터가 있는 지의 여부를 알리는 플래그 신호이고, 제어 신호(DD_FIFO_RdRdy)는 입력 파이포(120)가 비어있는 지의 여부를 나타내는 플래그 신호이며, 제어 신호(DD_Done)는 프로세싱 유니트(140)가 작업을 완료하였는 지의 여부를 나타내는 신호이다. 클록 제어 회로(160)는 AND 게이트들(161, 164)과 D-플립플롭들(162, 163)로 구성된다. AND 게이트(161)에는 제어 신호(DD_Done), 제어 신호(DD_piValid)의 반전 버젼, 그리고 제어 신호(DD_FIFO_RdRdy)의 반전 버젼이 인가된다. D-플립플롭(162)은 그로벌 클록 신호(Clk)에 동기되어 AND 게이트(161)의 출력을 래치하고, 래치된 신호를 제어 신호(DD_LclkSleep)로서 출력한다. D-플립플롭(163)은 그로벌 클록 신호(Clk)의 반전된 버젼에 동기되어 제어 신호(DD_LclkSleep)의 반전된 버젼을 래치한다. AND 게이트(164)는 D-플립플롭(163)의 출력과 그로벌 클럭 신호(Clk)를 입력받고 게이티드 로컬 클럭 신호(Lclk)를 출력한다.

도 5에 있어서, AND 게이트(161)는 클럭 오프 상태(clock-off state)로의 진입 및 클럭 온 상태(clock-on state)로의 진입을 검출하기 위한 검출기로서 동작한다. 클럭 오프 상태는 로컬 클럭 신호(Lclk)의 공급이 차단된 상태를 나타내며, 클럭 온 상태는 로컬 클럭 신호(Lclk)가 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되는 상태를 나타낸다. 제어 신호(DD_LclkSleep)는 클럭 온/오프 상태를 나타내는 플래그 신호로서 사용된다. 도 5의 클럭 제어 회로(160)에 플립-플롭 구조가 적용됨에 따라, 제어 신호(DD_LclkSleep)는 글리치없이 생성될 수 있다. 하지만, 클럭 제어 회로(160)에 플립-플롭 구조 대신에 래치 구조가 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 6 내지 도 9는 본 발명에 따른 데이터 처리 장치의 클럭 제어 기법을 설명하기 위한 타이밍도이다. 이하 본 발명에 따른 데이터 처리 장치의 클럭 제어 기법이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 하드-와이어드 스트리밍 프로세싱시, 각 PE의 동작 상태는 유휴 상태에서 액티브 상태로 그리고 액티브 상태에서 유휴 상태로 반복적으로 전환된다. 여기서, 각 PE는 다음의 조건들이 만족될 때 유휴 상태에 진입하며, 각 PE의 입력 파이포 및 프로세싱 유니트로의 클럭 공급이 차단된다. 각 PE는 입력 파이포(120)가 비어있고, 프로세싱 유니트(140)의 작업이 완료되며, 전단의 PE에 유효한 데이터가 없을 때 자발적이고 즉각적으로 유휴 상태에 진입한다. 설명의 편의상, PEi를 기준으로 본 발명에 따른 클럭 제어 기법이 설명될 것이다.

PEi가 유휴 상태에 있는 경우, 제어 신호(DD_LclkSleep)는 하이로 유지된다. 이는 준비 신호(coRdy)가 로우 레벨이 되게 한다. 즉, 준비 신호(coRdy)는 PEi의 입력 파이포(120)가 데이터를 받아들일 준비가 되어 있지 않음을 나타낸다. 전단의 PEi-1에서 유효한 데이터가 준비되면, 도 6에 도시된 바와 같이, 유효 신호(piValid)가 하이로 활성화된다. PEi의 클럭 제어 회로(160)는 유효 신호(piValid)의 활성화에 응답하여 제어 신호(DD_LclkSleep)를 로우로 비활성화시킨다. 좀 더 구체적으로 설명하면, PEi가 유휴 상태일 때, 클럭 제어 회로(160)의 AND 게이트(161)에 인가되는 제어 신호들(DD_piValid, DD_FIFO_RdRdy, DD_Done)은 로우 레벨, 로우 레벨, 그리고 하이 레벨을 갖는다. 즉, AND 게이트(161)의 출력은 하이 레벨이 된다. 따라서, D-플립플롭(162)은 하이 레벨의 제어 신호(DD_LclkSleep)를 출력하고, D-플립플롭(163)은 로우 레벨의 출력 신호를 출력한다. 이는 로컬 클럭 신호(Clk)가 차단되게 한다. 즉, 도 6에 도시된 바와 같이, 입력 파이포(120)와 프로세싱 유니트(140)에는 로컬 클럭 신호(Lclk)가 공급되지 않는다.

만약 전단의 PEi-1가 유효 신호(piValid)를 하이로 활성화시키면(또는 전단의 PEi-1에 전송될 유효 데이터가 있는 경우), PEi의 클럭 제어 회로(160)는 제어 신호(DD_piValid)에 응답하여 다음 클럭 사이클에서 제어 신호(DD_LclkSleep)를 로우로 비활성화시킨다. 이는 입력 파이포(120)로부터 출력되는 준비 신호(coRdy)가 로우 레벨에서 하이 레벨로 천이하게 한다. 제어 신호(DD_LclkSleep)가 로우로 비활성화됨에 따라, 도 6에 도시된 바와 같이, 클럭 제어 회로(160)는 로컬 클럭 신호(Lclk)를 입력 파이포(120)와 프로세싱 유니트(140)로 공급한다. 즉, PEi는 클럭 온 상태가 된다. 전단의 PEi-1는 준비 신호(coRdy)에 응답하여 펄스 파형의 쓰기 신호(piWr)를 PEi로 전송한다. 비록 도면에는 도시되지 않았지만, 정해진 타이밍에 따라 가공될 데이터가 PEi-1에서 PEi로 전송될 것이다. 이상의 설명에서 알 수 있듯이, PEi가 유휴 상태에서 액티브 상태로 전환될 때, PEi로의 클럭 공급은 어떠한 소프트웨어의 개입없이 자발적이고 즉각적으로 클럭 제어 회로(160)에 의해서 제어된다.

PEi가 액티브 상태에서 유휴 상태로 전환될 때 다음과 같은 과정을 통해 전력 소모가 최소화될 수 있다.

앞서 설명된 조건들이 만족될 때, PEi가 유휴 상태로 전환됨과 동시에 클럭 오프 상태가 된다. 즉, PEi는 입력 파이포(120)가 비어있고, 프로세싱 유니트(140)의 작업이 완료되며, 전단의 PEi-1으로부터 전송될 유효 데이터가 없을 때 자발적이고 즉각적으로 유휴 상태에 진입한다. 다시 말해서, 제어 신호들(DD_piValid, DD_FIFO_RdRdy)이 로우 레벨이고 제어 신호(DD_Done)가 하이 레벨일 때, PEi의 클럭 제어 회로(160)는 클럭 신호(Clk)에 동기되어 제어 신호(DD_LclkSleep)를 하이로 활성화시킨다. 제어 신호(DD_LclkSleep)가 하이로 활성화됨에 따라, 도 7에 도시된 바와 같이, 입력 파이포(120) 및 프로세싱 유니트(140)에 공급되는 로컬 클럭 신호(Lclk)가 차단된다. 입력 파이포(120)는 하이 레벨의 제어 신호(DD_LclkSleep)에 응답하여 준비 신호(coRdy)를 로우로 비활성화시킨다. 이상의 설명에서 알 수 있듯이, PEi가 액티브 상태에서 유휴 상태로 전환될 때, PEi로의 클럭 공급은 어떠한 소프트웨어의 개입없이 자발적이고 즉각적으로 클럭 제어 회로(160)에 의해서 제어된다.

본 발명에 따른 클럭 제어 기법에 있어서, 프로세싱 유니트(140)가 작업을 완료하는 시점이 유효 데이터가 전단에 준비된 시점과 일치하는 경우, 도 8에 도시된 바와 같이, 로컬 클럭 신호(Lclk)는 차단되지 않고 연속적으로 공급된다. 다시말해서, 프로세싱 유니트(140)가 작업을 완료한 시점에서, 전단의 PE에 유효 데이터가 준비되지 않은 경우, 클럭 제어 회로(160)는 제어 신호(DD_LclkSleep)를 하이로 활성화시킨다. 이는 로컬 클럭 신호(Lclk)가 입력 파이포(120) 및 프로세싱 유니트(140)로 공급되지 않게 한다. 하지만, 프로세싱 유니트(140)가 작업을 완료하는 시점이 유효 데이터가 전단에 준비된 시점과 일치하는 경우, 도 8에 도시된 바와 같이, 제어 신호(DD_LclkSleep)는 계속해서 로우 레벨로 유지된다. 이는 클럭 신호(Lclk)가 입력 파이포(120) 및 프로세싱 유니트(140)로 계속해서 공급됨을 의미한다.

유효 데이터가 전단에 준비된 시점이 프로세싱 유니트(140)가 작업을 완료하는 시점보다 한 사이클 늦는 경우, 도 9에 도시된 바와 같이, 로컬 클럭 신호(Lclk)는 한 사이클 동안 클럭 제어 회로(160)에 의해서 차단된다. 이러한 차이점을 제외하면, 나머지 동작들(유휴 상태에서 액티브 상태로의 전환 동작과 액티브 상태에서 유휴 상태로의 전환 동작)은 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다.

본 발명에 따른 프로세싱 유니트는 하나 또는 복수의 레지스터들로 구성될 수 있다. 계층적인 클럭 제어 구조를 갖도록 입력 파이포 및 프로세싱 유니트에 본 발명에 따른 클럭 제어 회로가 추가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 각 PE의 프로세싱 유니트는 설계자에 의해서 자유롭게 정의될 수 있는 디지털 로직 회로로 구현될 수 있다. 즉, 설계자가 원하는 단위의 회로에 대해 자동적인 하드-와이어드 클럭 게이팅이 가능하다. 또한, 클럭 게이팅이 이루어지는 처리 단위의 크기를 적절히 분배하는 경우, 파이프라인드 데이터 프로세싱을 수행하는 하드웨어 가속기의 다이나믹 소비 전력을 최적화 수준까지 낮출 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, PEi가 유휴 상태에 놓일 때 PEi로의 클럭 신호 공급을 자발적이고 즉각적인 방식으로 차단하고, PEi가 액티브 상태에 놓일 때 PE로의 클럭 신호 공급을 자발적이고 즉각적인 방식으로 재개함으로써 소프트웨어의 관여없이 다이나믹 전력 소모(dynamic power dissipation)를 절감할 수 있다.

특히, PEi 내부의 클럭 트리 분배 회로를 포함한 클럭 분배 회로의 클럭 공급을 차단함으로써 디지털 동기 회로(digital synchronous circuit)에서 전력 소모의 많은 부분을 차지하는 클럭 분배 회로의 다이나믹 전력 소모를 절감할 수 있다.

Claims

외부로부터 전송되는 데이터를 저장하는 입력 파이포와;

상기 입력 파이포에서 출력되는 데이터를 처리하는 프로세싱 유니트와; 그리고

상기 입력 파이포 및 상기 프로세싱 유니트로 공급되는 클럭 신호를 제어하는 클럭 제어 회로를 포함하며,

상기 클럭 제어 회로는 상기 입력 파이포로 전송될 데이터의 유무 상태, 그리고 상기 입력 파이포와 상기 프로세싱 유니트의 상태들을 감시하여 상기 클럭 신호를 제어하는 디지털 로직 프로세싱 회로.
제 1 항에 있어서,

상기 클럭 제어 회로는 상기 감시된 상태들의 조합이 유휴 상태를 나타낼 때 자발적으로 그리고 즉각적으로 상기 클럭 신호를 차단하는 디지털 로직 프로세싱 회로.
제 2 항에 있어서,

상기 유휴 상태는 상기 입력 파이포로 전송될 데이터가 없고, 상기 입력 파이포가 비어 있으며, 상기 프로세싱 유니트의 작업이 완료될 때 설정되는 디지털 로직 프로세싱 회로.
제 3 항에 있어서,

상기 클럭 제어 회로는 상기 유휴 상태에서 상기 입력 파이포로 전송될 유효 데이터가 존재할 때 상기 입력 파이포 및 상기 프로세싱 유니트로 상기 클럭 신호를 자발적으로 그리고 즉각적으로 공급하는 디지털 로직 프로세싱 회로.
제 1 항에 있어서,

상기 프로세싱 유니트는 하나 또는 그 보다 많은 레지스터들로 구성되는 디지털 로직 프로세싱 회로.
하드-와이어드 스트리밍 프로세싱 방식으로 동작하도록 구성된 복수 개의 프로세싱 엘리먼트들을 포함하며, 상기 프로세싱 엘리먼트들 각각은

전단의 프로세싱 엘리먼트로부터 전송되는 데이터를 저장하며, 유효 데이터가 있는 지의 여부를 나타내는 제 1 플래그 신호를 출력하는 입력 파이포와;

상기 제 1 플래그 신호에 응답하여 상기 입력 파이포에서 출력되는 데이터를 처리하며, 처리 작업이 완료되었는 지의 여부를 나타내는 제 2 플래그 신호를 출력하는 프로세싱 유니트와; 그리고

상기 전단의 프로세싱 엘리먼트에 유효 데이터가 준비되어 있는 지의 여부를 나타내는 유효 신호와 상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 입력 파이포 및 상기 프로세싱 유니트로 공급되는 클럭 신호를 제어하는 클럭 제어 회로를 포함하는 데이터 처리 장치.
제 6 항에 있어서,

상기 클럭 제어 회로는 상기 유효 신호와 상기 제 1 및 제 2 플래그 신호들의 조합이 유휴 상태를 나타낼 때 클럭 오프 상태를 나타내는 제 3 플래그 신호를 발생하는 데이터 처리 장치.
제 7 항에 있어서,

상기 입력 파이포는 상기 제 3 플래그 신호에 응답하여 데이터를 입력받을 준비가 되어 있지 않음을 알리는 정보를 상기 전단의 프로세싱 엘리먼트로 출력하는 데이터 처리 장치.
제 7 항에 있어서,

상기 프로세싱 엘리먼트들 각각의 입력 파이포는 전단의 프로세싱 엘리먼트의 출력 버퍼로서 사용되는 데이터 처리 장치.
제 7 항에 있어서,

상기 클럭 제어 회로는

상기 유효 신호와 상기 제 1 및 제 2 플래그 신호들의 조합이 상기 유휴 상태를 나타내는 지의 여부를 검출하는 검출기와;

상기 클록 신호에 동기되어 상기 검출기의 출력을 래치하는 제 1 플립-플롭과;

상기 클럭 신호의 반전 버젼에 동기되어 상기 제 1 플립-플롭의 출력 신호의 반전 버젼을 래치하는 제 2 플립-플롭과; 그리고

상기 제 2 플립-플롭의 출력에 따라 상기 클럭 신호를 상기 입력 파이포 및 상기 프로세싱 유니트로 출력하는 앤드 게이트를 포함하는 데이터 처리 장치.
제 10 항에 있어서,

상기 제 1 플립-플롭의 출력 신호는 상기 클럭 오프 상태를 나타내는 상기 제 3 플래그 신호로서 사용되는 데이터 처리 장치.
디지털 로직 프로세싱 회로에 공급되는 클록 신호를 게이팅하는 방법에 있어서:

상기 클록 신호에 동기되어 외부 데이터를 입력받는 단계와;

상기 클록 신호에 동기되어 상기 입력된 데이터를 가공하는 단계와; 그리고

입력될 외부 데이터가 존재하는 지의 여부와 상기 입력된 데이터의 가공이 완료되었는 지의 여부에 따라 상기 클록 신호를 차단하는 단계를 포함하는 것을 특징으로 하는 방법.
제 12 항에 있어서,

입력될 외부 데이터가 존재하지 않고, 상기 입력된 데이터의 가공이 완료되는 경우, 상기 클록 신호는 차단되는 것을 특징으로 하는 방법.
제 12 항에 있어서,

입력될 외부 데이터가 존재하지 않고, 상기 입력된 데이터의 가공이 완료되지 않은 경우, 상기 클록 신호는 공급되는 것을 특징으로 하는 방법.
제 12 항에 있어서,

입력될 외부 데이터가 존재하고, 상기 입력된 데이터의 가공이 완료된 경우, 상기 클록 신호는 공급되는 것을 특징으로 하는 방법.
제 12 항에 있어서,

상기 외부 데이터는 상기 클록 신호에 동기되어 입력 파이포에 저장되는 것을 특징으로 하는 방법.
제 16 항에 있어서,

상기 입력 파이포에 저장된 데이터는 프로세싱 유니트에 의해서 가공되는 것을 특징으로 하는 방법.
제 17 항에 있어서,

상기 클록 신호의 차단은 상기 입력 파이포로 전송될 데이터의 유무 상태, 그리고 상기 입력 파이포와 상기 프로세싱 유니트의 상태들에 따라 결정되는 것을 특징으로 하는 방법.
제 18 항에 있어서,

상기 감시된 상태들의 조합이 유휴 상태를 나타낼 때 자발적으로 그리고 즉각적으로 소프트웨어의 개입없이 상기 클럭 신호가 차단되는 것을 특징으로 하는 방법.
제 19 항에 있어서,

상기 유휴 상태는 상기 입력 파이포로 전송될 데이터가 없고, 상기 입력 파이포가 비어 있으며, 상기 프로세싱 유니트의 작업이 완료될 때 설정되는 것을 특징으로 하는 방법.
제 20 항에 있어서,

상기 클록 신호는 상기 유휴 상태에서 상기 입력 파이포로 전송될 유효 데이터가 존재할 때 상기 입력 파이포 및 상기 프로세싱 유니트로 자발적으로 그리고 즉각적으로 소프트웨어의 개입없이 공급되는 것을 특징으로 하는 방법.
청구항 1에 기재된 장치를 포함한 시스템-온 칩(Soc).
청구항 1에 기재된 장치를 구비한 시스템-온 칩을 사용하는 시스템.