JP4245413B2 - 相補型バッファ回路及びその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、広く論理ラッチに関し、特に、集積回路またはチップ間相互接続における長い経路に沿った信号の状態保存に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどの集積回路の動作速度は向上し続けている。典型的な高速集積回路は１ギガヘルツを上回るクロックサイクル周波数を有しており、これらのデバイスでは、可能な限り迅速にデータ信号を通信することが望ましい。従来、劣化信号の再生成や高速遷移時間を維持するために、バッファまたはリピータが集積回路のワイヤルートに沿って、或いは、クロスチップ相互接続において、使用されている。しかしながら、クロックサイクル周波数が上昇すると、クロックサイクル周期が短くなり、信号が回路素子間を１クロックサイクル周期内で伝播することが困難になる。データの完全性を保持しタイミングの制約を満足させるには、ロングワイヤ（long wire）またはチップ間相互接続のパイプライン処理が必要となる。
【０００３】
なお、従来、クロック信号情報を立ち上がりエッジ信号および立ち下がりエッジ信号として供給するクロック分配システムが提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００３−１２２４４６号公報
【０００５】
【発明が解決しようとする課題】
ロングワイヤ経路をパイプライン処理するための従来からの方法の１つは、ワイヤ経路に典型的なラッチを挿入するものである。しかしながら、この方法の場合、性能が低下してしまう。典型的なラッチには挿入遅延が伴い、信号の再生成または信号駆動特性も良好ではなく、駆動信号の再生成に貴重な時間がさらに消費されることになる。
【０００６】
他の従来の技術では、通常のバッファ内にラッチを構築している。一般的に、通常のバッファは、直列接続された２つのインバータを含んでいる。従来のＣＭＯＳ設計において、これらのインバータは、それぞれＮチャネル型ＦＥＴ（ＮＦＥＴ）およびＰチャネル型ＦＥＴ（ＰＦＥＴ）から形成されており、通常、入力ＮＦＥＴおよび入力ＰＦＥＴデバイスと直列にクロックゲートデバイスが配置される。この技術に伴う問題点は、クリティカルパスに沿ってクロックゲートデバイスを追加すると、大幅な遅延が付加されることである。典型的なラッチを挿入し駆動信号を再生成することに比べれば高速ではあるが、この技術には、チップ領域、クロック電力および遅延における代償が伴う。
【０００７】
従って、バッファおよびデータラッチの両方として有効であり、付加的な挿入遅延が伴わず、クロック電力をほとんど消費しないリピータまたはバッファラッチが必要とされているのである。
【０００８】
【課題を解決するための手段】
本発明に係る第１の形態によれば、入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路において、前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力する反転立ち上がり信号生成回路と、前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力する反転立ち下がり信号生成回路と、前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力する立ち上がり帰還信号生成回路と、前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力する立ち下がり帰還信号生成回路と、前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持する立ち上がり帰還信号電圧保持回路と、前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持する立ち下がり帰還信号電圧保持回路と、前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するリセット信号生成回路と、前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げる立ち上がり帰還信号リセット回路と、前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げる立ち下がり帰還信号リセット回路と、前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力する出力回路と、を有することを特徴とする相補型バッファ回路が提供される。
本発明に係る第２の形態によれば、入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路の制御方法において、反転立ち上がり信号生成回路に、前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力するステップと、反転立ち下がり信号生成回路に、前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力するステップと、立ち上がり帰還信号生成回路に、前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力するステップと、立ち下がり帰還信号生成回路に、前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力するステップと、立ち上がり帰還信号電圧保持回路が、前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持するステップと、立ち下がり帰還信号電圧保持回路が、前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持するステップと、リセット信号生成回路に、前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するステップと、立ち上がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げるステップと、立ち下がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げると、出力回路に、前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力するステップと、を有することを特徴とする相補型バッファ回路の制御方法が提供される。
本発明の実施例において、コンプリメントリセットラッチ（complement reset latch）がコンプリメントリセットバッファ（complement reset buffer）内に組み込まれる。このコンプリメントリセットラッチは、ロングワイヤの信号リピータおよびデータラッチの両方として有効に機能する。すなわち、コンプリメントリセットラッチを使用すれば、伝播信号を再生成すると共に、出力信号を保存値に保持することができる。さらに、コンプリメントリセットバッファのクリティカルパスはラッチトランジスタの影響を受けないため、ラッチ挿入遅延は存在しない。クリティカルパスに追加されない、或いは、クリティカルパスノードに結合しない状態素子が提供される。さらに、ラッチＦＥＴは、ほとんど電力を消費しない小さなデバイスである。この結果、クロック負荷が従来のリピータラッチの十分の一程度になる。コンプリメントリセットラッチにより、キャッシュメモリインターフェイスなどのチップ間経路の効率的な設計が可能になる。コンプリメントリセットラッチがコンプリメントリセットバッファ内に構築されているため、タイミングの制約を満足させることが必要な場合に、コンプリメントリセットバッファをコンプリメントリセットラッチで簡単に置換することができる。
【０００９】
他の実施例において、トランスペアレント（transparent）なコンプリメントリセットラッチがレベルイン／レベルアウトバッファ内に組み込まれる。状態素子により、入力データを選択的にラッチし出力ノードにおいて保持することができる。クロック信号を使用して状態素子を制御しバッファ回路のパルス生成器をゲート処理する。パルス生成器はトランスペアレント動作の際に有効になる。しかし、ラッチした場合には、出力段の大きなＦＥＴが保存状態に影響を与えることを防止するべく、パルス生成器は無効になる。
【００１０】
さらなる実施例において、パルスコンプリメントリセットラッチがレベルイン／レベルアウトバッファ内に組み込まれる。このパルスラッチの特徴は、遅延を最適化するべく再構成されたクリティカルパスである。状態出力は、トランスペアレント実施例のようにデータ値の変化を待たず、パルスラッチの実施例において、クロックパルスに応答して出力状態を変化させる。
【００１１】
さらなる他の実施例において、トランスペアレントコンプリメントリセットラッチがレベルイン／パルスアウトバッファ内に組み込まれる。動作においてはトランスペアレントレベルイン／レベルアウトラッチと類似しているが、ＱおよびＱ’パルス出力を供給するために、２つの別個の状態出力ＱおよびＱ’を生成するべく出力段が変更されている。
【００１２】
【発明の実施の形態】
本発明は、信号が伝播を要する距離に１クロックサイクルを超過するかまたはラッチ境界と交差する伝播遅延が含まれている場合、長い経路においてデータ信号を駆動し、且つ、データ信号の状態を保存するべく集積回路内で使用されるコンプリメントリセットラッチに関するものである。このコンプリメントリセットラッチは、本件特許出願の基礎出願（米国特許出願第１０／１７０，９４８号）の出願日（２００２年６月１２日）と同日に米国特許商標庁に出願された「コンプリメントリセットバッファ（Complement Reset Buffer）」という名称のロバート・ポール・マスレイド（Robert Paul Masleid）およびクリストフ・ジャコモット（Christophe Giacomotto）による米国特許出願第１０／１７０，７３７号に開示されているコンプリメントリセットバッファに基づくものであり、この引用によってそのすべてが本明細書に包含される。以下、まずコンプリメントリセットバッファの実施例について説明した後に、コンプリメントリセットラッチの実施例について説明する。
【００１３】
［Ａ．コンプリメントリセットバッファ］
コンプリメントリセットバッファは、ロングワイヤにおけるデータ信号の伝播を円滑に実行するために使用され得る。従来の集積回路技術では、ロングワイヤを伝播するデータ信号は、通常、ファンアウト、抵抗、静電容量および電力問題によって劣化し、データ信号の立ち上がりおよび立ち下がりエッジの遷移時間が大きくなる。遷移時間が大きくなると、システムは、データ信号を完全に遷移させて有効なデータを処理できるように低クロック速度で動作しなければならない。従来の集積回路技術では、１ｍｍを上回る長さのワイヤは長い（ロング：long）と見なされており、これは特に高クロック速度で動作するシステムにおいて顕著である。データの完全性を保持し且つ受容可能な遷移時間を維持するために、しばしば、データ信号を増幅すると共に高速の遷移時間を維持するべくバッファ（または、リピータ）がロングワイヤに沿って一定の間隔で配置される。
【００１４】
図１は、コンプリメントリセットバッファの一実施例１００の概略ブロック図である。バッファ１００は、通常、入力１１２からパルスを生成するパルス段１１０と、これらのパルスを使用して入力１１２に対応する出力１１７を生成する出力段１１５と、を含んでいる。パルス段１１０は、２つの別個の回路に分割することもできる。第１回路は、入力１１２の立ち上がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち上がりエッジパルスを出力するように構成されている。この立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが出現する前に終了する。そして、第２回路は、入力１１２の立ち下がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち下がりエッジパルスを出力するように構成されている。この第２回路は、入力１１２に立ち上がりエッジが出現する前に立ち下がりエッジパルスを終了させる。
【００１５】
以下の説明において、「コンプリメント（complement：相補）」という用語を使用してこれら第１および第２回路、並びに、立ち上がりおよび立ち下がりエッジを区別することにする。この「コンプリメント」という用語は、特定の論理値を示すものではなく、単にバッファ１００内の２つの回路の動作を説明するのに便利な方法を提供するものに過ぎない。
【００１６】
第１回路は、立ち上がりエッジパルス生成器１２０、立ち上がりエッジパルスループ生成器１２２、立ち上がりエッジループ保持器１３５、および、立ち上がりエッジパルスリセット１２５を含んでいる。さらに、第１回路はリセット生成器１３０からリセット信号を受信する。
【００１７】
第１回路は、動作の際、第１入力１１８で入力１１２のデータを受信し、立ち上がりエッジを検出すると、立ち上がりエッジパルスを出力して出力段１１５を駆動する。クローバ電流（crowbar current）およびその他の従来のバッファに伴う問題点を回避するべく、立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが検出される（この時点で第２回路が動作する）前に終了しなければならない。第１回路では、立ち上がりエッジパルスを遮断するために、立ち上がりエッジパルスループ生成器１２２および立ち上がりエッジループ保持器回路１３５を介して、立ち上がりエッジパルス生成器１２０の第２入力１３７に立ち上がりエッジパルスをループバックしている。生成器１２０は、このループバックされたパルスを受信すると、立ち上がりエッジパルスの出力を停止する。立ち上がりエッジパルスループ生成器１２２は、立ち上がりエッジパルスの幅を設定するべく、立ち上がりエッジパルスを受信して該パルスを生成器１２０にループバックする前に遅延させるように構成されている。
【００１８】
このパルスループを使用することにより、従来のインバータに基づいたパルス生成器と比べて利点が提供されている。前述のように、インバータに基づいたパルス生成器は、低速の遷移時間を有するデータに対して十分に応答することができない。これは、主として、インバータに基づいたパルス生成器の場合、遮断信号が入力から生成されており、遮断信号がパルスの生成が完了する前に生成器に到達してしまうという事実によるものである。しかしながら、コンプリメントリセットバッファの場合には、有利なことに、遮断信号（すなわち、ループされたパルス）はパルス生成器１２０の出力から生成されており、低速の遷移時間に反応するのに十分な時間を生成器１２０が確保できるようになっている。さらに、生成器と、入力に結び付いたインバータの両方を有するインバータに基づいたパルス生成器と比べ、第１回路が入力１１２上に有する能動デバイスは１つだけである。第１回路は、入力１１２上の構成要素数を減らすことにより、通常、インバータに基づいたパルス生成器に伴うファンアウト（fan-out）および雑音問題を回避しているのである。
【００１９】
パルスループの使用は、広範囲の遷移時間を有する様々な信号の受信に有利であるが、データ入力１１２が高レベル（High）の際に生成器１２０が発振しないように注意しなければならない。立ち上がりエッジループ保持器回路１３５の機能は、ワンショットパルス生成器を効果的に実現することである。この機能は、最初の遅延パルスがループ保持器回路１３５を通過した後にパルスループを切断することによって実行される。この後、ループ保持器回路１３５は、さらなるパルスを出力しないよう生成器１２０を維持する値に生成器１２０の第２入力１３７を保持する。通常、入力１１２に到来するすべての立ち上がりエッジに反応する第１回路を有することが好ましい。従って、立ち上がりエッジパルスリセット１２５は、リセット生成器１３０からリセット信号を受信するように構成されており、このリセット信号は、立ち上がりエッジパルスリセット１２５をトリガして立ち上がりエッジループ保持器回路１３５を解除し、データ入力１１２の後続の立ち上がりエッジに反応できるようにする値を生成器１２０の第２入力１３７に出力させる。
【００２０】
通常、バッファは、入力１１２のデータ内のそれぞれの立ち上がりまたは立ち下がりエッジに一度だけ反応するように構成されている。従って、リセット生成器１３０は、立ち下がりエッジ（すなわち、立ち上がりエッジのコンプリメント）を待った後に、立ち上がりエッジパルスリセット１２５用のリセット信号を生成するように構成されている。リセット生成器１３０は、有利なことに、入力１１２上のコンプリメントを使用し、データ入力が論理「０」の状態になるまで立ち上がりエッジパルス生成器１２０がリセットされないようにしているのである。コンプリメントリセットバッファは、コンプリメントを使用してリセットをトリガすることにより、リセットを実装するための外部制御やクロック信号を不要にしている。さらに、この場合、データ自体がそれぞれの遷移においてバッファを効果的にリセットするため、このバッファは、データのどのような稼動速度においても動作可能である。さらには、この回路の有効電力は、データの動きがゼロになるとゼロになり、これは、電力の制約が伴うアプリケーションに有利である。
【００２１】
第２回路は、第１回路のコンプリメントとして機能するものであり、入力１１２の立ち下がりエッジに反応するように構成されている。この第２回路の全般的な動作と構造は、第１回路の動作および構造に類似している。第２回路は、第１入力１４２で入力１１２を受信し、入力１１２上で検出された立ち下がりエッジに応答して、出力段１１５と立ち下がりエッジパルスループ生成器１４５に対して立ち下がりエッジパルスを出力する立ち下がりエッジパルス生成器１４０を含んでいる。立ち下がりエッジパルスループ生成器１４５は、立ち下がりエッジパルスを遅延させ、立ち下がりエッジループ保持器回路１５５に遅延した立ち下がりエッジパルスを出力する。そして、立ち下がりエッジループ保持器回路１５５は、遅延した立ち下がりエッジパルスを立ち下がりエッジパルス生成器１４０の第２入力１５７に送信することによってループを完成させる。立ち下がりエッジループ保持器回路１５５が、遅延した立ち下がりエッジパルスによってトリガされ、立ち下がりエッジパルス生成器１４０におけるさらなるパルスの生成を効果的に遮断する。立ち下がりエッジパルスリセット１５０は、リセット生成器１３０からリセット信号を受信し、入力１１２で検出された後続の立ち下がりエッジに生成器１４０が応答できるよう、立ち下がりエッジループ保持器回路１５５と立ち下がりエッジパルス生成器１４０をリセットする。リセット生成器１３０は、第２回路のデータコンプリメント（すなわち、入力１１２上の論理「１」）の期間内に、リセット信号を立ち下がりエッジパルスリセット１５０に供給する。
【００２２】
図２は、バッファ２００の概略図を示している。このバッファ２００は、図１のバッファ１００をそれぞれの要素の具体的な構造によって示したものである。この図２には、後程図９を参照して説明する際の検討対象となる回路内の箇所を示す参照符号「Ａ」〜「Ｅ」および「Ｂ’」〜「Ｄ’」が含まれている。さらに、図２内の構成要素には、「Ｓ」、「Ｎ」または「Ｐ」という標識も付加されている。「Ｓ」という標識が付加されたインバータは「小さな」インバータを示しており、これらは低速であって多くの電力やバッファ２００内のスペースを消費しないものである。そして、「Ｎ」という標識が付加されたデバイスは、信号内の立ち上がりエッジに迅速に反応するように適合されているデバイスを示している。通常、これらのデバイスの立ち下がりエッジに対する反応は低速である。逆に、「Ｐ」という標識が付加されたデバイスは、信号内の立ち下がりエッジに迅速に反応するべく適合されており、立ち上がりエッジに対する反応は迅速ではない。
【００２３】
この実施例において、立ち上がりエッジパルス生成器１２０は、「Ｎ」適合されたＮＡＮＤゲート２０５を含んでいる。前述のように、ＮＡＮＤゲート２０５は、データ入力１１２内の立ち上がりエッジに迅速に反応するように適合されている。ＮＡＮＤゲート２０５は、第１入力１１８および第２入力１３７を有している。第１入力１１８は、入力１１２からデータを受信し、第２入力１３７は、最終的に立ち上がりエッジループ保持器回路１３５からループされたパルスを受信する。
【００２４】
立ち上がりエッジパルスループ生成器１２２は、パルスを受信するべくＮＡＮＤゲート２０５の出力に接続されると共にＮＦＥＴトランジスタ２１５のゲートにも接続された「小さな」インバータ２１０を含んでいる。ＮＦＥＴ２１５は、ドレインが集積回路の接地プレーンに接続されており、ソースは立ち上がりエッジループ保持器回路１３５とＮＡＮＤゲート２０５の第２入力１３７に接続されている。この実施例において、ループ生成器１２２は、まず小さなインバータ２１０においてパルスを反転および遅延させた後に、該パルスをＮＦＥＴ２１５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＮＦＥＴ２１５のみを使用することにより、ＮＡＮＤゲート２０５からの出力が論理「１」のときに常にパルスループが切断されることが判明した。すなわち、ＮＡＮＤゲート２０５が立ち上がりエッジを検出して論理「０」を生成すると、ループバックしてＮＡＮＤゲート２０５の第２入力１３７に論理「０」が入力され、この結果「オフ」になって論理「１」が生成される。そして、この論理「１」が、ＮＦＥＴ２１５をターンオフすることによってループが切断される。ここで、立ち上がりエッジパルスリセット１２５がオン状態でなければ、ＮＡＮＤゲート２０５の第２入力１３７は不確定レベルで浮遊することになる。
【００２５】
ループが切断された際にＮＡＮＤゲート２０５の第２入力１３７を論理「０」に維持するべく、立ち上がりエッジループ保持器回路１３５が提供されている。この立ち上がりエッジループ保持器回路１３５は、入力がＮＦＥＴ２１５のソースに接続され出力がＮＦＥＴトランジスタ２２５のゲートに接続された「小さな」インバータ２２０を含んでいる。ＮＦＥＴ２２５のドレインは接地されており、ソースはインバータ２２０の入力に再度接続されると共にＮＡＮＤゲート２０５の第２入力１３７にも接続されている。論理「０」がパルスループ生成器１２２内のＮＦＥＴ２１５のソース上で（立ち上がりエッジを検出したＮＡＮＤゲート２０５に応答して）アサートされると、保持器回路１３５はターンオンし、リセットされるまでＮＡＮＤゲート２０５の第２入力１３７上に論理「０」を維持する。保持器回路１３５は、通常、システム内のその他の構成要素（すなわち、パルスリセット１２５）によってオーバードライブされるように「弱い（weak）」構成要素を有している。
【００２６】
立ち上がりエッジパルスリセット１２５の機能は、次の立ち上がりエッジ用に第１回路をリセットするべく保持器インバータ２２０の入力に論理「１」をアサートすることである。論理「１」をアサートすることにより、保持器回路がオーバードライブされてターンオフし、ＮＡＮＤゲート２０５の第２入力１３７がパルスリセット１２５の制御下に残される。パルスリセット１２５は、ソースが論理「１」に接続されドレインがインバータ２２０の入力とＮＡＮＤゲート２０５の第２入力１３７に接続されたＰＦＥＴトランジスタ２３０を有している。このＰＦＥＴ２３０のゲートはリセット生成器１３０の出力に接続されており、ＰＦＥＴ２３０はリセット生成器１３０から論理「０」を受信した場合にターンオンする。この論理「０」のリセット信号は、データ入力１１２におけるコンプリメントの立ち下がりエッジ状態に対応している。前述のように、パルスリセット１２５は、立ち下がりエッジの後であり且つ次の立ち上がりエッジがＮＦＥＴ２１５をオン状態にする前の第２回路がオン状態にある場合に、ＮＡＮＤゲート２０５上に論理「１」をアサートする。
【００２７】
リセット生成器１３０は２つの小さなインバータ２３５、２４０を有しており、これらのインバータは直列接続され、インバータ２３５がデータ入力１１２から入力を受信してインバータ２４０の入力に反転信号を供給し、インバータ２４０が再反転信号を立ち上がりエッジパルスリセット１２５および立ち下がりエッジパルスリセット１５０に供給するようになっている。従って、この実施例において、リセット生成器１３０は、パルスリセット１２５、１５０をオン状態およびオフ状態にする入力信号をその経路において遅延させるべく機能している。
【００２８】
なお、過度な遅延とクローバ電流を回避するために、リセット生成器１３０を通過する入力１１２のレイテンシーは、ＮＡＮＤゲート２０５およびインバータ２１０を通過する入力１１２のレイテンシーよりも小さくするべきである。「Ｅ」における持続時間の短い３ステート状態は受容可能であり、漏れの時間は「Ｅ」の電圧を大幅に変化させるほどにはならない。これは、ＤおよびＢが略同時に遷移することを示すタイミング図９００の９３０によって示されている。
【００２９】
第２回路は第１回路と類似の構造になっているが、すべてのトランジスタがそれぞれのコンプリメントになっており（例えば、ＰＦＥＴはＮＦＥＴになっており、この逆も同様）、立ち下がりエッジパルス生成器１４０には２入力ＮＯＲゲート２４５が利用されている。具体的には、この実施例では、ＮＯＲゲート２４５は、データ入力１１２における立ち下がりエッジに迅速に反応するべく「Ｐ」適合されている。このＮＯＲゲート２４５の第１入力１４２は入力１１２からデータを受信し、第２入力１５７は最終的に立ち下がりエッジループ保持器回路１５５からループしたパルスを受信する。
【００３０】
立ち下がりエッジパルスループ生成器１４５は、パルスを受信するべくＮＯＲゲート２４５の出力に接続されると共にＰＦＥＴトランジスタ２５５のゲートに接続された「小さな」インバータ２５０を含んでいる。そして、ＰＦＥＴ２５５は、ソースが論理「１」を表す電源に接続され、ドレインは立ち下がりエッジループ保持器回路１５５とＮＯＲゲート２４５の第２入力１５７に出力されている。この実施例において、ループ生成器１４５は、まず小さなインバータ２５０においてパルスを反転および遅延させた後に、該パルスをＰＦＥＴ２５５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＰＦＥＴ２５５のみを使用することにより、ＮＯＲゲート２４５からの出力が論理「０」のときに常にパルスループが切断されることが判明した。すなわち、ＮＯＲゲート２４５が立ち下がりエッジを検出して論理「１」を生成すると、ループバックしてＮＯＲゲート２４５の第２入力１５７上に論理「１」が供給され、この結果「オフ」になって、論理「０」が生成される。そして、この論理「０」によってループが切断される。ここで、立ち下がりエッジパルスリセット１５０がオン状態でなければ、ＮＯＲゲート２４５の第２入力１５７は不確定レベルで浮遊することになる。
【００３１】
ループが切断されたときに、ＮＯＲゲート２４５の第２入力１５７を論理「１」に維持するために、立ち下がりエッジループ保持器回路１５５が提供されている。この立ち下がりエッジループ保持器回路１５５は、入力がＰＦＥＴ２５５のドレインに接続され出力がＰＦＥＴトランジスタ２６５のゲートに接続された「小さな」インバータ２６０を含んでいる。ＰＦＥＴ２６５のソースは論理「１」に接続されており、ドレインはインバータ２６０の入力に再度接続されると共にＮＯＲゲート２４５の第２入力１５７にも接続されている。論理「１」がパルスループ生成器１４５内のＰＦＥＴ２５５のドレイン上で（立ち下がりエッジを検出したＮＯＲゲート２４５に応答して）アサートされると、保持器回路１５５がターンオンし、リセットされるまでＮＯＲゲート２４５の第２入力１５７上に論理「１」を維持する。この保持器回路１５５は、通常、システム内のその他の構成要素によってオーバードライブされるよう、「弱い」構成要素を有している。
【００３２】
立ち下がりエッジパルスリセット１５０の機能は、次の立ち下がりエッジ用に第２回路をリセットするべく保持器インバータ２６０の入力に論理「０」をアサートすることである。論理「０」をアサートすることにより、保持器回路１５５はオーバードライブされてターンオフし、ＮＯＲゲート２４５の第２入力１５７がパルスリセット１５０の制御下に残される。パルスリセット１５０は、ドレインが接地されソースがインバータ２６０の入力とＮＯＲゲート２４５の第２入力１５７に接続されたＮＦＥＴトランジスタ２７０を有している。ＮＦＥＴ２７０のゲートはリセット生成器１３０の出力に接続されており、ＮＦＥＴ２７０はリセット生成器１３０から論理「１」を受信した際にターンオンする。この論理「１」のリセット信号は、データ入力１１２における立ち上がりエッジ状態に対応している。前述のように、パルスリセット１５０は、立ち上がりエッジの後であり且つ次の立ち下がりエッジがＰＦＥＴ２７０をオン状態にする前の第１回路がオン状態である場合にのみＮＯＲゲート２４５上に論理「０」をアサートする。
【００３３】
出力段１１５は、ＰＦＥＴトランジスタ２７５、ＮＦＥＴトランジスタ２８０、および、弱い保持器バッファ２８５を含んでいる。ＰＦＥＴ２７５は、ソースが論理「１」に接続されており、ゲートはＮＡＮＤゲート２０５の出力に、そして、ドレインは出力１１７とＮＦＥＴ２８０のソースに接続されている。ＮＦＥＴ２８０は、ゲートが立ち下がりエッジパルスを受信するべくＮＯＲゲート２４５に接続されており、ドレインは接地されている。これらＦＥＴ２７５、２８０は、第１または第２回路がそれぞれオン状態であってパルスを生成した場合にスイッチオンされる。前述のように、両方のＦＥＴ２７５、２８０が同時に「オン」になると、クローバ電流が形成されてバッファの性能と効率が劣化する。これを回避するために、パルスの幅は、それぞれのＦＥＴ２７５、２８０をオン状態にするのに十分な長さを有すると共に、両方のＦＥＴ２７５、２８０が同時にオン状態になるほどには長くない。パルスとそのコンプリメントパルスの間において、両方のＦＥＴ２７５、２８０がオフ状態であり、出力１１７は駆動されない。３ステート状態を回避するために、入力１１２を低速で出力１１７に転送し、スイッチオンしたＦＥＴ２７５および２８０のいずれかによってオーバードライブされるまでそこで保持するべく、小さなバッファ２８５が提供されている。このバッファ２８５は、理想的には、オン状態のＦＥＴ２７５または２８０がスイッチオフする前に入力１１２の値をアサートする。
【００３４】
従って、出力段１１５の動作は、２つの段からなるものと見なすことができる。第１段は、ＦＥＴ２７５および２８０に関連するものであり、可能な限り迅速に入力信号１１２を出力１１７に転送するべく構成されており、利得が高く遷移が高速である。前述のように、この第１段は、遷移間ではアイドル状態にならなければならない。そして、弱いバッファ２８５を有する第２段は、第１段から引き継いで、新しい遷移が発生するまで出力１１７上に入力信号１１２を維持する。この結果、このバッファは、ＦＥＴ２７５、２８０がスイッチオフした際に３ステート状態を回避すると共に、迅速な応答と出力１１７における改善された遷移時間を実現することができる。
【００３５】
バッファ２００は、単一入力１１２および単一出力１１７を利用している。このバッファ方式は、レベルイン／レベルアウト（ＬＩＬＯ：Level-In-Level-Out）バッファと呼ばれており、略すべてのＶＬＳＩ論理回路がこのＬＩＬＯである。ＬＩＬＯの場合、回路間で論理信号を搬送するのに必要なワイヤ数が１つだけである。さらに、ＬＩＬＯでは、最終的に雑音パルスが減衰し最終的に正しいレベルが回路の出力に現れるため、雑音に強い。また、ＬＩＬＯは、論理状態のそれぞれの変化ごとに存在する遷移が１つだけであり、低エネルギーである。このスタイルのバッファは、一般に単一ワイヤのデータ伝送用に使用されている。
【００３６】
図９は、図２のバッファに関連する信号のタイミング図９００を示している。このタイミング図９００には、９つの波形「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」が示されており、縦軸は電圧を表し、横軸は時間を表している。これらのそれぞれの波形は、図２に示すバッファ内の地点「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」に存在する信号を表している。具体的には、「Ａ」は入力１１２であり、「Ｆ」は出力１１７であり、「Ｂ」はリセット生成器１３０からのリセット信号であり、「Ｃ」および「Ｃ’」はパルス生成器１２０、１４０からのパルスであり、「Ｄ」および「Ｄ’」はパルスループ生成器１２２、１４５内の小さなインバータ２１０、２５０からの出力であり、「Ｅ」および「Ｅ’」はパルス生成器１２０、１５０の第２入力１３７、１５７である。
【００３７】
図１０は、バッファ２００の動作に関連するプロセスフローであり、以下、図９と共に説明する。タイミング図９００には、時間軸上の３つの時点９０７（１）、（２）、（３）が示されており、これらはバッファの安定した状態を表している。この安定した状態は、すべての内部遷移が終了し、パルスが停止し、且つ出力１１７がバッファ２８５によって保持されている場合に発生する。時点９０７（１）において、バッファの出力は信号「Ｆ」に示されているように論理「０」である。これは論理「０」である入力信号「Ａ」に対応している。リセット信号「Ｂ」も入力信号「Ａ」を反映しており、立ち上がりエッジパルスリセット１２５をトリガしてＮＡＮＤゲート２０５の第２入力「Ｅ」に論理「１」をアサートする。この結果、入力「Ａ」の立ち上がりエッジ遷移に応答するべくＮＡＮＤゲート２０５の準備が整う。さらに、「Ｃ」は、立ち上がりエッジパルスがオン状態ではないことを示す論理「１」である。立ち上がりエッジパルスは、アクティブロー（active-low：オン状態−低レベル）であるＰＦＥＴ２７５に供給されるため、アクティブローである。同様に、「Ｃ’」は、アクティブハイ（active-high：オン状態−高レベル）の立ち下がりエッジパルスがオン状態ではないことを示す論理「０」である。「Ｄ」は、「Ｃ」を反転させ、従って、ＮＦＥＴ２１５をターンオフした論理「０」である。同様に、「Ｄ’」は「Ｃ’」を反転させ、ＰＦＥＴ２５５をターンオフさせた論理「１」である。ＮＯＲ２４５の第２入力「Ｅ’」も高レベルに保持されており、ＮＯＲ２４５を効果的にターンオフすることに留意されたい。「Ｅ’」は、立ち下がりエッジループ保持器回路１５５によって高レベルに保持されている。また、「Ｂ」および「Ｄ’」の両方がそれぞれのＦＥＴ２５５および２７０をターンオフしていることにも留意されたい。
【００３８】
「Ａ」における立ち上がりエッジ遷移９１０によって第１回路のオン状態がトリガされる９４７。前述のように、第１回路は入力１１２における立ち上がりエッジに反応する。遷移９１０により、ＮＡＮＤ２０５は「Ｃ」に論理「０」を生成する９５２。そして、「Ｃ」は、ＰＦＥＴ２７５がオン状態であり「Ｆ」をプルアップするため、「Ｆ」を高レベルに駆動する９５４。パルスは小さなインバータ２１０を通過し９５６、論理「１」になってＮＦＥＴ２１５をスイッチオンする。
【００３９】
ＮＡＮＤゲート２０５の第２入力「Ｅ」は、「Ｄ」における遷移に従って低レベルになる。「Ｅ」は、ＮＦＥＴ２１５のレイテンシーによって遅延する。同様に、「Ｅ’」は、リセット生成器１３０が「Ｂ」を高レベルに設定しＮＦＥＴ２７０を切り替えて「Ｅ’」を論理「０」に駆動するため、低レベルになる。この結果、後続の立ち下がりエッジ遷移９２０用にＮＯＲゲート２４５がリセットされる９６２。「Ｅ」が低レベルになると、ＮＡＮＤゲート２０５は、「Ｃ」を再度高レベルに駆動することによってパルスを遮断する。インバータ２１０およびＮＦＥＴ２１５に関連する遅延によって「Ｃ」のパルス幅が決定されることを認識されたい。「Ｃ」が高レベルに駆動される時点までに、「Ｂ」の信号はバッファ２８５に伝播して出力「Ｆ」を入力「Ａ」と同一に維持する。この結果、出力「Ｆ」上に３ステート状態を引き起こすことなく、高レベルになった「Ｃ」に応答してＰＦＥＴ２７５がターンオフされる９６０。バッファ２８５があまりに低速の場合には、ＰＦＥＴ２７５がスイッチオフすると９６０、バッファは、新しい入力が伝播するまで以前の立ち下がりエッジ動作の継続として論理「０」をアサートし、この結果、出力「Ｆ」の不適切な遷移が発生する。
【００４０】
「Ｃ」における変化もインバータ２１０に伝播して「Ｄ」を低レベルに駆動し、この結果、ＮＦＥＴ２１５が遮断される。しかしながら、「Ｅ」は、立ち上がりエッジループ保持器回路１３５が論理「０」を維持するために低レベルに維持される。「Ｅ’」は、立ち下がりエッジパルスリセット１５０によって継続的に駆動されなければならない。ここまで動作した時点で、バッファは、第２の安定状態である時点９０７（２）に到達しており、この状態は立ち下がりエッジ遷移９２０で「Ａ」が低レベルに遷移する９４９まで続く。上述の説明から、立ち下がりエッジパルス信号の生成を開始し９６４、「Ｆ」に低レベルを出力させ９６６、立ち下がりエッジループ生成器１４５によって立ち下がりエッジパルス信号を遅延させ９６８、立ち下がりエッジパルス信号の生成を終了させ９７０、ＮＦＥＴ２８０の出力をターンオフし９７２、立ち上がりエッジパルス生成器をリセットする９７４という、立ち下がりエッジが第２回路をトリガする９４９方法についても認識されるであろう。
【００４１】
なお、保持器回路１３５の構造は「Ｅ」に論理「０」を維持するだけのものであり、パルスリセット１２５が「Ｅ」を高レベルに駆動すると、完全に遮断されることに留意されたい。同様に、立ち下がりエッジループ保持器回路１５５は、「Ｅ’」を論理「１」に維持するのみであり、立ち下がりエッジパルスリセット１５０が「Ｅ’」を論理「０」に設定すると、遮断される。他の実施例において、それぞれのＦＥＴ２２５、２６５を小さなインバータに置換することによって両保持器回路１３５、１５５を構築することが可能である。インバータによってＦＥＴを置換することにより、保持器回路が論理「１」または論理「０」を維持することが可能になり、「Ａ」から「Ｂ」への遷移に必要な遅延が縮小する。但し、この置換の結果、バッファの消費電力とサイズが増大する。
【００４２】
コンプリメントリセットバッファのこのコンプリメントリセットトポロジーとパルスループは、その他のタイプのバッファを形成するのにも使用可能である。図３および図４は、パルスイン／レベルアウト（ＰＩＬＯ：Pulse-In-Level-Out）バッファ５００の概略図およびタイミング図５０１を示している。これら図３および図４には、図２および図９と同様の方法でＰＩＬＯバッファ５００が示されており、信号を示す「Ａ」〜「Ｆ」および「Ｃ’」〜「Ｅ’」が含まれている。追加の２つの信号「Ａ’」および「Ｂ’」も示されており、「Ａ’」は、２線式パルス通信システム（two wire pulse communication system）によって供給される負の入力に対応している。パルス通信システムにおいて、単一のデータ信号入力１１２が２つのパルス信号１１２（１）および１１２（２）に変換される。パルス信号１１２（１）は、データ入力１１２において立ち上がりエッジが検出された場合に高レベルにパルス化される。そして、パルス信号１１２（２）は、データ入力１１２が立ち下がりエッジを有している場合に低レベルにパルス化される。これらのパルス１１２（１）および１１２（２）のリーディングエッジ（leading edge）は入力１１２の情報を搬送しており、システムによって使用されるが、トレーリングエッジ（trailing edge）は情報を搬送しておらず、システムによって使用されない。パルス通信方式は、それぞれの遷移ごとに別個の信号を維持することにより、それぞれの情報を有する遷移をロングワイヤにおいて可能な限り高速化するのに有用である。この結果、それぞれの通信ラインは、低クリティカルエッジレイテンシーに適合されたバッファを使用することができる。バッファ５００は、パルス入力「Ａ」および「Ａ’」を受信してレベル出力「Ｆ」を出力する。すなわち、バッファ５００は、データ信号をバッファ処理およびブーストすると共に、「Ａ」および「Ａ’」を単一の出力「Ｆ」に組み合わせることによって信号のパルスからレベル通信システムへの変換をも実行する。
【００４３】
パルス段５１０は、以下の相違点を除き、動作に関して図２に示すパルス段１１０と類似している。まず第１に、リセット信号「Ｂ」が２つの別個の信号「Ｂ」および「Ｂ’」として生成される。これは、「Ａ」およびそのコンプリメントである「Ａ’」が別個に供給されており、直交していないために必要となる。このため、リセット生成器１３０に対する変更が必要であり、リセット生成器には、２つの追加のインバータ２３５’および２４０’が含まれている。これら追加のインバータは直列接続されており、インバータ２３５’の入力は入力１１２（２）から「Ａ’」を受信し、２４０’の出力である「Ｂ’」は、立ち上がりエッジパルスリセット１２５（具体的には、ＰＦＥＴ２３０）用のリセット信号として機能する。インバータ２３５は、入力１１２（１）から「Ａ」の入力を受信するが、この場合には、インバータ２４０の出力は、立ち下がりエッジパルスリセット１５０のＮＦＥＴ２７０用のリセット信号「Ｂ」としてのみ機能する。
【００４４】
リセット方法は、前述のバッファ２００と同一である。パルス段５１０のそれぞれの回路は、コンプリメント回路の動作中にリセットされる。但し、この場合には、「Ａ」および「Ａ’」はそれぞれパルスの形態であり、前述のループ保持器回路１３５および１５５を前述の単一のトランジスタトポロジーの代わりに一対のインバータから形成しなければならない。具体的には、立ち上がりエッジループ保持器回路はインバータ２２０によって形成され、ＮＦＥＴ２２５がインバータ５２５によって置換されている。この結果、回路保持器１３５は、論理「１」または論理「０」を保持可能になり、オン状態に維持するためのＰＦＥＴ２３０のリセット信号が不要になる。同様に、ＰＦＥＴ２６５がインバータ５６５によって置換されている。「Ａ」および「Ａ’」がパルス化されているため、リセット信号「Ｂ」および「Ｂ’」もパルス化されることになり、これがタイミング図５０１の５８０および５９０に示されている。
【００４５】
パルス段５１０を採用したバッファにおける３ステート出力を防止するために、出力段１１５のバッファ２８５が２つのインバータ２８５（１）および２８５（２）によって置換されている。実施例５００では、バッファ２８５が信号を取得する単一入力１１２が存在していないため、代わりに、出力１１７上の保持器回路を利用している。具体的には、インバータ２８５（２）の入力が出力１１７に接続され、インバータ２８５（２）の出力がインバータ２８５（１）の入力に接続されるよう、インバータ２８５（１）および２８５（２）が配列されている。そして、インバータ２８５（１）の出力が出力１１７に再度接続されている。従って、２つのインバータ２８５（１）および２８５（２）は、ＦＥＴ２７５および２８５によってアサートされた最新の値を維持するべく機能する。インバータ２８５（１）、２８５（２）は、ＦＥＴ２７５、２８０の出力をオーバーライドしないよう、十分に弱いものである。他の実施例において、バッファ２８５をセット−リセットラッチによって駆動可能であり、このラッチはパルス入力１１２（１）および１１２（２）によって駆動される。
【００４６】
図５および図６は、パルスイン／パルスアウト（ＰＩＰＯ：Pulse-In-Pulse-Out）バッファ６００の概略図およびタイミング図６０１を示している。これら図５および図６には、図３および図４と同様の方法でＰＩＰＯバッファ６００が示されており、信号を示すＡ〜ＦおよびＡ’〜Ｅ’が含まれている。ＰＩＬＯバッファ５００と同様に、ＰＩＰＯバッファ６００は、正および負のパルス信号「Ａ」、「Ａ’」を受信するが、入力信号「Ａ」および「Ａ’」を単一の信号「Ｆ」に組み合わせる代わりに、バッファ６００の場合には、パルスのフォーマットを保持し、それぞれ正および負のパルス入力「Ａ」および「Ａ’」に対応する２つの信号「Ｆ」および「Ｆ’」を出力する。
【００４７】
ＰＩＰＯバッファ６００は、前述の図３に示すＰＩＬＯバッファ５００と同一のパルス段５１０を採用している。但し、パルス出力「Ｆ」および「Ｆ’」を生成するべく出力段１１５が変更されている。２つの別個の出力「Ｆ」、「Ｆ’」が存在するため、出力段１１５は２つのトランジスタペア６０５、６０７に分かれている。それぞれのトランジスタペアは、図２のＬＩＬＯバッファ２００に関連して説明した出力段１１５と同様に動作する。１つの主要な相違点は、トランジスタペア６０５が大きなＰＦＥＴ２７５を含み、トランジスタペア６０７が大きなＮＦＥＴ２８０を含んでいることであり、これらは、以前の実施例では、レベル出力「Ｆ」を出力すべく一緒に接続されていたものである。
【００４８】
大きなＰＦＥＴ２７５は、この場合にも、第１回路のＮＡＮＤゲート２０５からゲートにパルスを受信し、論理「１」を表す電源にソースが接続されている。このＰＦＥＴ２７５のドレインは小さなＮＦＥＴ６８０のソースに接続されている。これらＰＦＥＴ２７５とＮＦＥＴ６８０間の接合部は、出力１１７（１）（すなわち、正のパルス出力「Ｆ」）としても機能している。そして、この出力は、第１インバータ２８５（１）および第２インバータ２８５（２）から形成された保持器回路にも接続されている。インバータ２８５（１）は、出力１１７（１）から入力を受信して反転信号をインバータ２８５（２）に供給し、インバータ２８５（２）が再反転信号を出力１１７（１）に再度供給しており、この結果、トランジスタペア６０５が３ステートモードに入った場合に出力が保持される。なお、トランジスタペア６０５が３ステートモードに入る場合の一例がタイミング図６０１のライン６３０によって示されている。
【００４９】
再度トランジスタペア６０５を参照すれば、ＮＦＥＴ６８０のドレインは接地されており、ゲートはライン６２０に接続されている。ライン６２０はインバータ２５５に接続されており、「Ｃ’」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ’」を受信する。このパルス信号「ＣＣ’」は正のパルス出力「Ｆ」を遮断する。但し、エネルギーを節約するため、並びにパルス通信システムにおいては正のパルスの立ち下がりエッジは通常使用されないという事実に基づき、ＮＦＥＴ６８０は非常に小さくすることができる。ＮＦＥＴ６８０を小さくすることにより、消費電力が減少し、タイミング図６０１の６４０に示されているように立ち下がりエッジが大きな遷移時間を有するようになる。しかしながら、前述のように、このシステムは出力「Ｆ」の立ち下がりエッジを使用していないため、低速の立ち下がりエッジ６４０は受容可能である。「Ｃ’」から直接ＮＦＥＴ６８０を駆動すると、クリティカルパスが減速する。ＮＦＥＴ６８０の重要性は高くないため、これに代えて、「Ｃ’」にさらなる負荷を加えることなく「Ｃ’」から生成された「ＣＣ’」によって駆動している。
【００５０】
トランジスタペア６０７も同様に構成されている。大きなＮＦＥＴ２８０は、この場合にも、第２回路のＮＯＲゲート２４５からパルスをゲートに受信しており、ドレインは接地されている。そして、ＮＥＦＴ２８０のソースは小さなＰＦＥＴ６７５のドレインに接続されている。ＮＦＥＴ２８０とＰＦＥＴ６７５間の接合部は、出力１１７（２）（すなわち、負のパルス出力「Ｆ’」）としても機能している。そして、この出力は、第１インバータ２８５（３）および第２インバータ２８５（４）から形成された保持器回路にも接続されている。インバータ２８５（３）は、出力１１７（２）から入力を受信して反転信号をインバータ２８５（４）に出力し、インバータ２８５（４）が再反転信号を出力１１７（２）に再度供給しており、この結果、トランジスタペア６０７が３ステートモードに入った場合に出力が保持される。なお、トランジスタペア６０７が３ステートモードに入る場合の一例がタイミング図６０１のライン６５０によって示されている。
【００５１】
再度トランジスタペア６０７を参照すれば、ＰＦＥＴ６７５は、ソースが論理「１」を表す電源に接続されており、ゲートはライン６１０に接続されている。ライン６１０はインバータ２１０に接続されており、「Ｃ」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ」を受信する。このパルス信号「ＣＣ」が負のパルス出力「Ｆ’」を遮断する。但し、エネルギーを節約するため、並びにパルス通信システムにおいては負のパルスの立ち上がりエッジは通常使用しないという事実に基づき、ＰＦＥＴ６７５は非常に小さくすることができる。ＰＦＥＴ６７５を小さくすることにより、消費電力が減少し、タイミング図６０１の６６０に示されているように、立ち上がりエッジが大きな遷移時間を有するようになる。前述のように、このシステムは、出力「Ｆ’」の立ち上がりエッジを使用しないため、低速の立ち上がりエッジ６６０は受容可能である。「Ｃ」から直接ＰＦＥＴ６７５を駆動すると、クリティカルパスが減速する。ＰＦＥＴ６７５の重要性は高くないため、これに代えて、「Ｃ」にさらなる負荷を加えることなく「Ｃ」から生成された「ＣＣ」によって駆動している。
【００５２】
図７および図８は、レベルイン／パルスアウト（ＬＩＰＯ:Level-In-Pulse-Out）バッファ７００の概略図およびタイミング図を示している。このＬＩＰＯバッファ７００は、ＰＩＬＯバッファ５００と反対の機能を実行する。ＬＩＰＯバッファ７００は、レベル入力「Ａ」を受信し、データを正および負のパルス出力「Ｆ」および「Ｆ’」にそれぞれ分割する。このバッファ７００では、図２に示すパルス段に類似したパルス段の配列を有しており、このパルス段が図５に示す出力段１１５と組み合わせられている。そして、これら２つの段を組み合わせるために小規模な変更も加えられている。図３のＰＩＬＯバッファ５００に関連して説明したように、立ち上がりエッジループ保持器回路１３５と立ち下がりエッジループ保持器回路１５５が変更され、それぞれのＦＥＴ２２５、２６５が第２インバータ５２５、５６５で置換されている。この置換により、保持器回路１３５、１５５は、論理「１」または論理「０」を保持可能であり、オン状態に維持するリセット信号「Ｂ」に依存してはいない。この変更は必要なものではないが、図２で説明した構造に対する代替案として提示したものである。パルス段１１５に対する第２の小規模な変更には、図５で説明したライン６１０および６２０の追加が含まれている。これらのラインは、出力段が別個の正および負のパルス出力「Ｆ」および「Ｆ’」を生成できるようにするべく、含まれているものである。
【００５３】
前述のように、コンプリメントリセットバッファは、速度、効率、および、ロングワイヤ距離を処理する能力を必要とするアプリケーションに適している。マイクロプロセッサの内部では、これは、通常、信号分配グリッドに相当する。これらのバッファは、高速であると共に同期動作を必要としないため、有利なことに、集積回路内のクロックスキューを軽減しつつクロックの分配を高速化するのに使用するか、或いはキャッシュメモリのアクセス時間を減少させるのに使用することができる（すなわち、Ｌ２およびＬ３ルートなどのワイヤ）。さらに、このバッファは、有利なことに、その大きな増幅度を使用して位相ロックループ（ＰＬＬ）出力を駆動し、オフチップドライバ（ＯＣＤ）、増幅器、および、その他の大きな負荷を構築することができる。
【００５４】
［Ｂ．コンプリメントリセットラッチ］
以上、詳しく説明したように、バッファまたはリピータをワイヤ経路に沿って使用し、劣化信号を再生成したり高速の遷移時間を維持したりすることが有利である。マイクロプロセッサなどのギガヘルツレベルのクロックサイクル周波数で動作する高速の同期集積回路の場合には、相応してクロックサイクル周期も短い。性能の優秀なバッファと慎重なワイヤ設計をもってしても、周期τの１クロックサイクルにおいて回路素子間で信号が伝播するには信号経路が長すぎる場合がある。データの完全性を保持しタイミングの制約を満足するために、ロングワイヤまたはチップ間相互接続のパイプライン処理が必要になる。リピータラッチには、バッファまたはリピータの機能とラッチの状態保存機能が含まれている。すなわち、リピータラッチを使用すれば、伝播信号の再生成と、保存値での出力信号の保持の両方を実行することができる。
【００５５】
図１１は、リピータラッチを使用するロングワイヤにおけるデータのパイプライン処理を示している。この図には、複数のワイヤセグメント１０１５によって第２論理回路１０１０に接続された第１論理回路１００５が示されている。第１論理回路１００５から第２論理回路１０１０に伝播するためには、データは距離１０２０を進まなければならない。この距離１０２０を伝播するのに要する時間はクロックサイクル周期τを上回るため、クロックサイクル周期によって課されたタイミングの制約を満足させるべく、第１リピータラッチ１０２５および第２リピータラッチ１０３０が信号経路に挿入されている。これらの第１リピータラッチ１０２５および第２リピータラッチ１０３０は距離１０３５だけ離隔している。この距離１０３５はクロックサイクル周期τ内で移動可能であるため、第１リピータラッチ１０３０の出力として供給されるデータは１クロックサイクル内で第２リピータラッチ１０３０まで到達することができる。そして、第２リピータラッチ１０２５はデータの現在の値を保存する。次のクロックサイクルにおいて、第２リピータ１０３０は、データを一般の論理ラッチ１０４５に供給する。この結果、一般の論理ラッチ１０４５は、第２論理回路１０１０が使用できるようにデータを保持することができる。一般の論理ラッチ１０４５は、第２論理回路１０１０内のいくつかの回路の後に配置することも可能であるが、この場合にも、タイミングの制約が課されることになる。また、第１リピータラッチ１０２５および第２リピータラッチ１０３０に加えてリピータ１０４０を信号経路内に配置し、さらにデータ伝送を改善して雑音問題を軽減することも可能である。
【００５６】
本発明の実施例では、データラッチ機能を前述のコンプリメントリセットバッファ内に組み込んでいる。組み込まれたバッファまたはリピータラッチは、いくつかの有利な特徴を有している。すなわち、コンプリメントリセットバッファのクリティカルパスはラッチトランジスタの影響を受けないため、ラッチ挿入遅延が存在せず、状態素子がクリティカルパスに追加されたりクリティカルパスノードに結合したりしない。さらに、クロック負荷が従来のリピータラッチと比べて十分の一程度である。従来のリピータラッチには入力ＦＥＴと直列接続されたクロックデバイスが含まれており、大きな遅延と負荷が発生する。コンプリメントリセットラッチにより、チップ間経路の効率的な設計が可能になる。コンプリメントリセットラッチがコンプリメントリセットバッファ上に構築されているため、タイミングの制約を満足させる必要がある場合に、コンプリメントリセットバッファをコンプリメントリセットラッチによって簡単に置換することができる。
【００５７】
図１２を参照すれば、本発明の実施例によるレベルイン／レベルアウトラッチの概略図が示されている。この実施例において、前述のレベルイン／レベルアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。対応するコンプリメントリセットバッファ用の前述の構造に加え、状態素子１１２０を制御するためのシステムクロック信号ＣＬＫ’１１１０およびＣＬＫ１１１２が供給されている。ＣＬＫ’１１１０とＣＬＫ１１１２は、それぞれが互いの反転であるという意味においてコンプリメント（相補的）信号であり、例えば、ＣＬＫ１１１２の特定の状態を参照した際には、同時にＣＬＫ’１１１０もコンプリメントな状態を有しているものと理解されたい。状態素子１１２０により、入力データを選択的にラッチし出力Ｑ１１７において保持することができる。また、ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するためにも使用される。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２は、立ち上がりエッジパルス生成器を選択的に無効にする立ち上がりエッジゲート回路を形成している。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２は、立ち下がりエッジパルス生成器１４０を選択的に無効にする立ち下がりエッジゲート回路を形成している。状態素子１１２０がデータ１１２をラッチすることが可能でありデータ１１２がラッチ保持モードにおいてさらなる遷移を有する場合に出力Ｑ１１７が出力段１１５によって一時的にオーバーライドされないように、パルス生成器が選択的に無効になる。
【００５８】
この実施例において、ＣＬＫ１１１２が論理「１」値を有している場合に、ラッチはトランスペアレントである。トランスペアレントモードでは、ラッチはリピータまたバッファのように動作する。すなわち、データ１１２の遷移が出力Ｑ１１７上で再生成される。具体的には、データ１１２の立ち上がりエッジに応答し、立ち上がりエッジパルス生成器１２０が、前述のように立ち上がりエッジパルスを出力段１１５に供給するべく機能する。同様に、データ１１２の立ち下がりエッジに応答し、立ち下がりエッジパルス生成器１４０が立ち下がりエッジパルスを出力段１１５に供給するべく機能する。以前と同様に、コンプリメントリセット技術を使用し、Ｑ１１７経路に対するデータ１１２を制御するパルスチェーンがリセットされる。立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０は、ＣＬＫ１１１２が論理値「１」を有している場合に有効になる。次に、パルス生成器のゲート処理について詳しく説明する。立ち下がりエッジに関しては、ＮＦＥＴ１１６０のゲートがＣＬＫ１１１２に接続されており、これによってＮＦＥＴ１１６０がターンオンされる。ＮＦＥＴ１１６０のソースはノードＥ’に接続されており、ＮＦＥＴ１１６０のドレインはＮＦＥＴ２７０のソースに接続されている。そして、ＮＦＥＴ２７０のゲートはインバータ１１３４の出力に接続され、このインバータはリセット生成器の一部を形成している。ＰＦＥＴ１１６２は、論理「１」を表す供給電圧に接続されており、そのドレインはノードＥ’に接続されている。ＰＦＥＴ１１６２のゲートもＣＬＫ１１１２に接続されており、これによってＰＦＥＴ１１６２がターンオフされる。ＮＦＥＴ１１６０がターンオンされＰＦＥＴ１１６２がターンオフされるため、立ち下がりエッジパルスリセットおよび立ち下がりエッジループ保持器１５５により、データ１１２の次の立ち下がりエッジ用に立ち下がりエッジパルス生成器１４０の準備が整う。
【００５９】
同様に、トランスペアレントモードにおいて、立ち上がりエッジパルス生成器１２０が有効になる。具体的には、ＰＦＥＴ１１５０のゲートがＣＬＫ’１１１０に接続されており、これによってＰＦＥＴ１１５０がターンオンされる。ＰＦＥＴ１１５０のドレインはノードＥに接続されており、ＰＦＥＴ１１５０のソースはＰＦＥＴ２３０のドレインに接続されている。そして、ＰＦＥＴ２３０のゲートはインバータ１１３４の出力に接続されている。ＰＦＥＴ１１５０は、インバータ１１３４が供給するリセット信号に応答してＰＦＥＴ２３０がノードＥを論理「１」にプルできるかどうかを選択的に制御することにより、ＰＦＥＴ２３０をゲート処理している。ＮＦＥＴ１１５２のソースはノードＥに接続されており、ドレインは論理「０」を表す接地に接続されている。ＮＦＥＴ１１５２のゲートはＣＬＫ’１１１０にも接続されており、これによってＮＦＥＴ１１５２がターンオフされる。ＰＦＥＴ１１５０がターンオンされＮＦＥＴ１１５２がターンオフされるため、立ち上がりエッジパルスリセット１２５および立ち上がりエッジループ保持器１３５により、データ１１２の次の立ち下がりエッジ用に立ち上がりエッジパルス生成器１２０の準備が整う。
【００６０】
図示の実施例において、立ち上がりエッジパルス生成器１２０は、データ１１２の立ち上がりエッジに迅速に応答するべく構成された「Ｎ」適合されたＮＡＮＤゲートである。一方、立ち下がりエッジパルス生成器１４０は、データ１１２の立ち下がりエッジに迅速に応答するべく構成された「Ｐ」適合されたＮＯＲゲートである。従って、クリティカルパスがデータ１１２の迅速な遷移に有利に働く。
【００６１】
ＣＬＫ１１１２の立ち下がりエッジに応答して、状態素子１１２０はデータ１１２をラッチする。状態素子１１２０は、有利なことに、クリティカルパスに影響を与えることなくコンプリメントリセットバッファ内に組み込まれている。この状態素子１１２０は、迅速に応答するパルス生成器が適切なパルスを出力段１１５に供給した後にデータ１１２をラッチするように構成されている。データ１１２を出力Ｑ１１７に低速で転送しスイッチオンしたＦＥＴ２７５、２８０のいずれかによってオーバードライブされるまでそこで保持するべく、「弱い」インバータチェーン（インバータ２３５、２４０、１１２６、および、２８５をそれぞれ有している）が提供されている。パルス生成器はＣＬＫ１１１２が論理「０」の場合に無効になるが、弱いインバータチェーンは、なおもデータ１１２を出力Ｑ１１７に伝播させる。従って、状態素子１１２０は、選択的に弱いインバータチェーンを無効にすると共にフィードバック回路を有効にしてラッチしたデータ１１２の値を保存する。このフィードバック回路はインバータ１１２６および１１３０を有している。
【００６２】
具体的には、ＣＬＫ１１１２が論理「０」の場合には、ＰＦＥＴ１１２２およびＮＦＥＴ１１２４がターンオフする。これらのデバイスは、インバータ２４０の内部にあるＮＦＥＴおよびＰＦＥＴデバイスと直列に配置されている。ＰＦＥＴ１１２２およびＮＦＥＴ１１２４がターンオフすると、インバータ２４０は無効になり、弱いインバータチェーンが切断される。弱いインバータチェーンを切断することにより、データが出力Ｑ１１７に伝播することを防止している。同様に、ＰＦＥＴ１１２８およびＮＦＥＴ１１３２はインバータ１１３０の内部にあるＮＦＥＴおよびＰＦＥＴデバイスと直列に配置されている。ＰＦＥＴ１１２８およびＮＦＥＴ１１３２はターンオンし、インバータ１１３０を有効にしてフィードバックをインバータ１１２６の入力に供給する。従って、インバータ１１２６および１１３０は、出力Ｑ１１７の状態を保存するために交差結合されている。ＣＬＫ１１１２が論理「１」になると、フィードバックインバータ１１３０は無効になり、インバータ２４０は有効になる。
【００６３】
図１３は、本発明の他の実施例によるレベルイン／レベルアウトラッチの概略図である。この実施例において、前述のレベルイン／レベルアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。図１２に示されている実施例と比較すると、立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０に結合する信号を再構成し、異なるクリティカルパスを提供している。立ち上がりエッジパルス生成器１２０は、ノードＥ上の立ち上がりエッジに迅速に応答するべく構成された「Ｎ」適合されたＮＡＮＤゲートである。ノードＥはＣＬＫ’１１１０によって制御されているため、ラッチは、ＣＬＫ’１１１０のパルスを待って出力段１１５をトリガする。従って、出力Ｑ１１７は、クロックパルスに応答して値を変化させる。同様に、立ち下がりエッジパルス生成器１４０は、ノードＥ’上の立ち下がりエッジに迅速に応答するべく構成された「Ｐ」適合されたＮＯＲゲートである。この構成は、図１２と比べ、ラッチトランスペアレントモードにおけるＤａｔａ−Ｑ間の遅延を犠牲にしてＣＬＫ−Ｑ間の遅延を軽減している。この構成は、クリティカルパスがクロックを待たなければならないがクロック電力が不足している状況に適している。
【００６４】
このラッチは、図１２に関連した説明した実施例と同様に機能する。状態素子１１２０により、入力データ１１２を選択的にラッチし出力Ｑ１１７において保持することが可能である。ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するのにも使用される。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２が立ち上がりエッジパルス生成器を選択的に無効にする。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２が立ち下がりエッジパルス生成器を選択的に無効にする。状態素子１１２０がデータ１１２をラッチ可能であり出力Ｑ１１７が出力段１１５によってオーバーライドされないよう、パルス生成器が選択的に無効になる。
【００６５】
図１４は、本発明の実施例によるレベルイン／パルスアウトラッチの概略図である。この実施例において、前述のレベルイン／パルスアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。ＱおよびＱ’パルス出力を供給するべく、図１２および図１３に関連して説明した実施例の出力段１１５が変更されている。２つの別個の状態出力ＱおよびＱ’が存在するため、出力段１１５は２つのトランジスタペア６０５、６０７に分割されている。それぞれのトランジスタペアは、図２のＬＩＬＯバッファ２００に関連して説明した出力段１１５と同様に動作する。１つの相違点は、トランジスタペア６０５が大きなＰＦＥＴ２７５を含み、トランジスタペア６０７が大きなＮＦＥＴ２８０を含んでいることであり、以前の実施例では、これらは状態出力Ｑを供給するために一緒に接続されていたものである。
【００６６】
図１４に示されたラッチの動作は図１２のものと類似している。状態素子１１２０により、入力データ１１２を選択的にラッチし出力ＱおよびＱ’において保持することが可能である。ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するのにも使用されている。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２が立ち上がりエッジパルス生成器を選択的に無効にする。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２が立ち下がりエッジパルス生成器を選択的に無効にする。状態素子１１２０がデータ１１２をラッチ可能でありデータ１１２がラッチモードにおいてさらなる遷移を有する場合にＱおよびＱ’が出力段６０５または６０７によってオーバーライドされないよう、パルス生成器が選択的に無効になる。
【００６７】
この実施例において、ラッチは、ＣＬＫ１１１２が論理「１」値を有している場合にトランスペアレントである。トランスペアレントモードにおいて、ラッチはリピータまたはバッファのように動作する。すなわち、データ１１２の遷移が出力ＱおよびＱ’上にパルスとして再生成される。具体的には、データ１１２の立ち上がりエッジに応答し、前述のように、立ち上がりエッジパルス生成器１２０が立ち上がりエッジパルスを出力段６０５、６０７に供給するべく機能する。同様に、データ１１２の立ち下がりエッジに応答し、立ち下がりエッジパルス生成器１１４０が立ち下がりエッジパルスを出力段６０５、６０７に供給するべく機能する。以前と同様に、コンプリメントリセット技術を使用し、Ｑ１１７クリティカルパスに対するデータ１１２を制御するパルスチェーンをリセットする。立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０は、ＣＬＫ１１１２が論理「１」値を有する場合に有効になる。次に、パルス生成器のゲート処理について詳細に説明する。立ち下がりエッジに関して、ＮＦＥＴ１１６０のゲートがＣＬＫ１１１２に接続されており、これによってＮＦＥＴ１１６０がターンオンされる。ＮＦＥＴ１１６０のソースはノードＥ’に接続されており、ＮＦＥＴ１１６０のドレインはＮＦＥＴ２７０のソースに接続されている。ＮＦＥＴ２７０のゲートはインバータ１１３４の出力に接続されており、このインバータはリセット生成器の一部を形成している。ＰＦＥＴ１１６２のソースは論理「１」に接続されており、ドレインはノードＥ’に接続されている。ＰＦＥＴ１１６２のゲートはＣＬＫ１１１２にも接続されており、これによってＰＦＥＴ１１６２がターンオフされる。ＮＦＥＴ１１６０がターンオンされＰＦＥＴ１１６２がターンオフされるため、立ち下がりエッジパルスリセット１５０および立ち下がりエッジループ保持器１５５により、データ１１２の次の立ち下がりエッジ用に立ち下がりエッジパルス生成器１４０の準備が整う。
【００６８】
ＣＬＫ１１１２の立ち下がりエッジに応答し、状態素子１１２０はデータ１１２をラッチする。状態素子１１２０は、有利なことに、クリティカルパスに影響を与えることなくコンプリメントリセットバッファ内に組み込まれている。この状態素子１１２０は、迅速に応答するパルス生成器が適切なパルスを出力段６０５、６０７に供給した後にデータ１１２をラッチするように構成されている。データ１１２を低速でインバータ１１２６および１１３０を有する状態素子に転送するよう、「弱い」インバータチェーン（インバータ２３５、２４０、および、１１２６をそれぞれ有する）が提供されている。インバータ２８５（１）〜２８５（４）を有する２つのラッチにより、出力段６０５、６０７のトランジスタペアによってオーバードライブされるまで２つの出力において状態が保持される。
【００６９】
図１５は、本発明の実施例（例えば、図１３）のセットアップおよび保持時間の評価を示すチャートである。従来のデータラッチと同様に、グリッチのない出力を生成するには、コンプリメントリセットラッチの実施例にもクロックに対するデータのセットアップおよび保持時間が必要である。図１５は、データＤのセットアップ時間がクロックＣＬＫに対して変化したときの出力Ｑの動きが示されている。限界セットアップおよび保持時間の近傍で、以前の状態に低速で減衰する大きな出力のグリッチが発生している。減衰時間は非常に長く、偶然にも略１クロックサイクルである。クリティカルパスは、ほとんど完全に出力を切り替えているが、ラッチはセットアップに失敗している。ラッチは、インバータ２８５（例えば、図１３）により、低速で出力を以前の状態に戻している。これは、ショートパルスラッチとして使用するには、コンプリメントリセットラッチが最適ではないことを示している。コンプリメントリセットラッチは、トランスペアレントラッチとして、或いはパルス幅がτ／２（クロックサイクルの半分）のパルスラッチとして使用するのに適しており、クロック電力の効率が高く、パイプラインラッチアプリケーションに好適である。
【００７０】
（付記１） データ信号およびクロック信号を受信し出力信号を供給するラッチ回路であって、
第１パルス生成器および第２パルス生成器を含むコンプリメントリセットバッファと、
前記データ信号および前記クロック信号を受信するべく接続され、前記クロック信号に応答して状態出力を生成するように構成された状態素子と、
前記クロック信号に応答して前記第１パルス生成器と前記第２パルス生成器を無効にするように構成されたゲート回路と、
前記状態素子から状態出力を受信するべく接続され、前記出力信号を供給するように構成された出力段と、を備えることを特徴とするラッチ回路。
【００７１】
（付記２） 付記１に記載のラッチ回路において、前記状態素子は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００７２】
（付記３） 付記１に記載のラッチ回路において、前記状態素子は、前記状態出力を保存するように構成された交差結合されたインバータを含むことを特徴とするラッチ回路。
【００７３】
（付記４） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の遷移に応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００７４】
（付記５） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の立ち下がりエッジに応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００７５】
（付記６） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記データ信号としてレベル入力を受信するようにさらに構成されていることを特徴とするラッチ回路。
【００７６】
（付記７） 付記１に記載のラッチ回路において、前記ゲート回路は、前記クロック信号の遷移に応答することを特徴とするラッチ回路。
【００７７】
（付記８） 付記１に記載のラッチ回路において、前記ゲート回路は、さらに、前記データ信号の遷移に応答して前記第１パルス生成器と前記第２パルス生成器を選択的に無効にし出力段が前記状態出力をオーバーライドすることを防止するように構成されていることを特徴とするラッチ回路。
【００７８】
（付記９） 付記１に記載のラッチ回路において、前記状態出力は、さらに、前記出力段を保存値に保持するように構成されていることを特徴とするラッチ回路。
【００７９】
（付記１０） 付記１に記載のラッチ回路において、前記出力段は、さらに、前記出力信号としてレベル出力およびパルス出力のいずれかを生成するように構成されていることを特徴とするラッチ回路。
【００８０】
（付記１１） データ信号を受信し出力信号を供給するラッチ回路であって、
前記データ信号を受信するべく接続され、前記入力信号の第１遷移エッジに応答して第１パルスを生成するように構成された第１パルス生成器と、
前記第１パルス生成器から前記第１パルスを受信するべく接続され、前記第１パルスに応答して第１パルスループ信号を生成し前記第１パルス生成器をオフ状態にするように構成された第１パルスループ生成器と、
前記データ信号を受信するべく接続され、前記入力信号の第２遷移エッジに応答して第２パルスを生成するように構成された第２パルス生成器と、
前記第２パルス生成器から前記第２パルスを受信するべく接続され、前記第２パルスに応答して第２パルスループ信号を生成し前記第２パルス生成器をオフ状態にするように構成された第２パルスループ生成器と、
前記データ信号および前記クロック信号を受信するべく接続され、前記クロック信号に応答して状態出力を生成するように構成された状態素子と、
前記クロック信号に応答して前記第１パルス生成器と前記第２パルス生成器を無効にするように構成されたゲート回路と、
前記第１パルス、第２パルスおよび状態出力を受信するべく接続され、出力信号として、前記第１パルスの持続時間において第１論理値を、そして、前記第２パルスの持続時間において第２論理値を生成するように構成された出力段と、を備えることを特徴とするラッチ回路。
【００８１】
（付記１２） 付記１１に記載のラッチ回路において、前記状態素子は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００８２】
（付記１３） 付記１１に記載のラッチ回路において、前記状態素子は、前記状態出力を保存するように構成された交差結合されたインバータを含むことを特徴とするラッチ回路。
【００８３】
（付記１４） 付記１１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の遷移に応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００８４】
（付記１５） 付記１１に記載のラッチ回路において、前記ゲート回路は、前記クロック信号の遷移に応答することを特徴とするラッチ回路。
【００８５】
（付記１６） 付記１１に記載のラッチ回路において、前記ゲート回路は、さらに、前記データ信号の遷移に応答して前記第１パルス生成器と前記第２パルス生成器を選択的に無効にし出力段が状態出力をオーバーライドすることを防止するように構成されていることを特徴とするラッチ回路。
【００８６】
（付記１７） 付記１１に記載のラッチ回路において、前記出力段は、さらに、前記出力信号としてレベル出力およびパルス出力のいずれかを生成するように構成されていることを特徴とするラッチ回路。
【００８７】
（付記１８） 付記１１に記載のラッチ回路において、前記出力段は、第１および第２パルス間で前記出力信号を一定に保持するように構成されている保持器回路を備えることを特徴とするラッチ回路。
【００８８】
（付記１９） 付記１１に記載のラッチ回路において、前記第１パルスの幅は、前記第１パルスを生成する前記第１パルス生成器と前記第１パルスループ信号を生成する前記第１パルスループ生成器間の遅延量によって決定されることを特徴とするラッチ回路。
【００８９】
（付記２０） 付記１１に記載のラッチ回路において、前記第２パルスの幅は、前記第２パルスを生成する前記第２パルス生成器と前記第２パルスループ信号を生成する前記第２パルスループ生成器間の遅延量によって決定されることを特徴とするラッチ回路。
【００９０】
（付記２１） データ信号を受信する入力手段と、
クロック信号を受信するクロック手段と、
出力信号を供給する出力手段と、
前記データ信号における遷移に応答してパルス信号をターンオンするパルス生成手段と、
前記クロック信号における遷移に応答して前記データ信号を保存するラッチ手段と、
前記データ信号の遷移に応答して前記出力手段が前記ラッチ手段をオーバーライドすることを防止するパルスをオフ状態にする手段と、を備えることを特徴とするラッチ回路。
【００９１】
（付記２２） 付記２１に記載のラッチ回路において、前記パルスをオフ状態にする手段は、前記クロック信号の遷移に応答して前記パルス生成手段を無効にすることを特徴とするラッチ回路。
【００９２】
（付記２３） 付記２１に記載のラッチ回路において、前記ラッチ手段は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００９３】
（付記２４） 付記２１に記載のラッチ回路において、前記データ信号は、レベル信号を備えることを特徴とするラッチ回路。
【００９４】
（付記２５） 付記２１に記載のラッチ回路において、前記出力信号は、レベル信号およびパルス信号のいずれかを備えることを特徴とするラッチ回路。
【００９５】
（付記２６）クロック信号に関連してデータ信号をラッチし出力信号を生成する方法であって、
前記データ信号およびクロック信号の中の少なくとも１つにおける遷移に応答してパルス信号をターンオンする段階と、
前記クロック信号における遷移に応答し、前記パルス信号を無効にして前記出力信号を保存値に保持する段階と、を備えることを特徴とする方法。
【００９６】
（付記２７） 付記２６に記載の方法において、さらに、前記出力信号を保存値に保持している場合に、前記出力信号に伝播しないように前記データ信号を隔離する段階を備えることを特徴とする方法。
【００９７】
（付記２８） 付記２６に記載の方法において、さらに、
前記パルス信号に応答して前記出力信号を生成する段階と、
前記パルス信号を遅延させて遅延パルス信号を生成する段階と、
前記遅延パルス信号に応答して前記パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９８】
（付記２９） 付記２６に記載の方法において、さらに、
前記データ信号およびクロック信号の中の少なくとも１つにおけるコンプリメントの遷移に応答して第２パルス信号をターンオンする段階と、
前記第２パルス信号に応答して前記出力信号を生成する段階と、
前記第２パルス信号を遅延させて第２遅延パルス信号を生成する段階と、
前記第２遅延パルス信号に応答して前記第２パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９９】
（付記３０） 付記２８に記載の方法において、前記遅延段階の持続時間は、前記パルス信号の幅を規定することを特徴とする方法。
【０１００】
（付記３１） 付記２９に記載の方法において、前記遅延段階の持続時間は、前記第２パルス信号の幅を規定することを特徴とする方法。
【０１０１】
【発明の効果】
以上、詳述したように、本発明によれば、バッファおよびデータラッチの両方として有効であり、付加的な挿入遅延が伴わず、クロック電力をほとんど消費しないバッファラッチ（リピータ）を提供することができる。
【図面の簡単な説明】
【図１】コンプリメントリセットバッファの一実施例の概略ブロック図である。
【図２】レベルイン／レベルアウトコンプリメントリセットバッファの概略図である。
【図３】パルスイン／レベルアウトコンプリメントリセットバッファの概略図である。
【図４】パルスイン／レベルアウトコンプリメントリセットバッファのタイミング図である。
【図５】パルスイン／パルスアウトコンプリメントリセットバッファの概略図である。
【図６】パルスイン／パルスアウトコンプリメントリセットバッファのタイミング図である。
【図７】レベルイン／パルスアウトコンプリメントリセットバッファの概略図である。
【図８】レベルイン／パルスアウトコンプリメントリセットバッファのタイミング図である。
【図９】図２のバッファの動作に関連する信号を示すタイミング図である。
【図１０】図２のバッファに関連する動作イベントを示すプロセスのフローチャートである。
【図１１】リピータラッチを使用するロングワイヤ経路におけるデータのパイプライン処理を示す図である。
【図１２】本発明の実施例によるレベルイン／レベルアウトラッチの概略図である。
【図１３】本発明の他の実施例によるレベルイン／レベルアウトラッチの概略図である。
【図１４】本発明の実施例によるレベルイン／パルスアウトラッチの概略図である。
【図１５】本発明の実施例のセットアップおよび保持時間の評価を示すチャートである。
【符号の説明】
１００，２００…バッファ
１１０…パルス段
１１２…入力
１１５…出力段
１１７…出力
１２０…立ち上がりエッジパルス生成器
１２２…立ち上がりエッジパルスループ生成器
１２５…立ち上がりエッジパルスリセット
１３０…リセット生成器
１３５…立ち上がりエッジループ保持器
１３７…立ち上がりエッジパルス生成器の第２入力
１４０…立ち下がりエッジパルス生成器
１４２…第２回路の第１入力
１４５…立ち下がりエッジパルスループ生成器
１５０…立ち下がりエッジパルスリセット
１５５…立ち下がりエッジループ保持器回路
１５７…立ち下がりエッジパルス生成器の第２入力
５００…パルスイン／レベルアウト（ＰＩＬＯ）バッファ
６００…パルスイン／パルスアウト（ＰＩＰＯ）バッファ
７００…レベルイン／パルスアウト（ＬＩＰＯ）バッファ
１００５…第１論理回路
１０１０…第２論理回路
１０１５…ワイヤセグメント
１０２０，１０３５…距離
１０２５…第１リピータラッチ
１０３０…第２リピータラッチ
１０４０…リピータ
１０４５…一般の論理ラッチ
１１２０…状態素子
【発明の属する技術分野】
本発明は、広く論理ラッチに関し、特に、集積回路またはチップ間相互接続における長い経路に沿った信号の状態保存に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどの集積回路の動作速度は向上し続けている。典型的な高速集積回路は１ギガヘルツを上回るクロックサイクル周波数を有しており、これらのデバイスでは、可能な限り迅速にデータ信号を通信することが望ましい。従来、劣化信号の再生成や高速遷移時間を維持するために、バッファまたはリピータが集積回路のワイヤルートに沿って、或いは、クロスチップ相互接続において、使用されている。しかしながら、クロックサイクル周波数が上昇すると、クロックサイクル周期が短くなり、信号が回路素子間を１クロックサイクル周期内で伝播することが困難になる。データの完全性を保持しタイミングの制約を満足させるには、ロングワイヤ（long wire）またはチップ間相互接続のパイプライン処理が必要となる。
【０００３】
なお、従来、クロック信号情報を立ち上がりエッジ信号および立ち下がりエッジ信号として供給するクロック分配システムが提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００３−１２２４４６号公報
【０００５】
【発明が解決しようとする課題】
ロングワイヤ経路をパイプライン処理するための従来からの方法の１つは、ワイヤ経路に典型的なラッチを挿入するものである。しかしながら、この方法の場合、性能が低下してしまう。典型的なラッチには挿入遅延が伴い、信号の再生成または信号駆動特性も良好ではなく、駆動信号の再生成に貴重な時間がさらに消費されることになる。
【０００６】
他の従来の技術では、通常のバッファ内にラッチを構築している。一般的に、通常のバッファは、直列接続された２つのインバータを含んでいる。従来のＣＭＯＳ設計において、これらのインバータは、それぞれＮチャネル型ＦＥＴ（ＮＦＥＴ）およびＰチャネル型ＦＥＴ（ＰＦＥＴ）から形成されており、通常、入力ＮＦＥＴおよび入力ＰＦＥＴデバイスと直列にクロックゲートデバイスが配置される。この技術に伴う問題点は、クリティカルパスに沿ってクロックゲートデバイスを追加すると、大幅な遅延が付加されることである。典型的なラッチを挿入し駆動信号を再生成することに比べれば高速ではあるが、この技術には、チップ領域、クロック電力および遅延における代償が伴う。
【０００７】
従って、バッファおよびデータラッチの両方として有効であり、付加的な挿入遅延が伴わず、クロック電力をほとんど消費しないリピータまたはバッファラッチが必要とされているのである。
【０００８】
【課題を解決するための手段】
本発明に係る第１の形態によれば、入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路において、前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力する反転立ち上がり信号生成回路と、前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力する反転立ち下がり信号生成回路と、前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力する立ち上がり帰還信号生成回路と、前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力する立ち下がり帰還信号生成回路と、前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持する立ち上がり帰還信号電圧保持回路と、前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持する立ち下がり帰還信号電圧保持回路と、前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するリセット信号生成回路と、前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げる立ち上がり帰還信号リセット回路と、前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げる立ち下がり帰還信号リセット回路と、前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力する出力回路と、を有することを特徴とする相補型バッファ回路が提供される。
本発明に係る第２の形態によれば、入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路の制御方法において、反転立ち上がり信号生成回路に、前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力するステップと、反転立ち下がり信号生成回路に、前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力するステップと、立ち上がり帰還信号生成回路に、前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力するステップと、立ち下がり帰還信号生成回路に、前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力するステップと、立ち上がり帰還信号電圧保持回路が、前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持するステップと、立ち下がり帰還信号電圧保持回路が、前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持するステップと、リセット信号生成回路に、前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するステップと、立ち上がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げるステップと、立ち下がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げると、出力回路に、前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力するステップと、を有することを特徴とする相補型バッファ回路の制御方法が提供される。
本発明の実施例において、コンプリメントリセットラッチ（complement reset latch）がコンプリメントリセットバッファ（complement reset buffer）内に組み込まれる。このコンプリメントリセットラッチは、ロングワイヤの信号リピータおよびデータラッチの両方として有効に機能する。すなわち、コンプリメントリセットラッチを使用すれば、伝播信号を再生成すると共に、出力信号を保存値に保持することができる。さらに、コンプリメントリセットバッファのクリティカルパスはラッチトランジスタの影響を受けないため、ラッチ挿入遅延は存在しない。クリティカルパスに追加されない、或いは、クリティカルパスノードに結合しない状態素子が提供される。さらに、ラッチＦＥＴは、ほとんど電力を消費しない小さなデバイスである。この結果、クロック負荷が従来のリピータラッチの十分の一程度になる。コンプリメントリセットラッチにより、キャッシュメモリインターフェイスなどのチップ間経路の効率的な設計が可能になる。コンプリメントリセットラッチがコンプリメントリセットバッファ内に構築されているため、タイミングの制約を満足させることが必要な場合に、コンプリメントリセットバッファをコンプリメントリセットラッチで簡単に置換することができる。
【０００９】
他の実施例において、トランスペアレント（transparent）なコンプリメントリセットラッチがレベルイン／レベルアウトバッファ内に組み込まれる。状態素子により、入力データを選択的にラッチし出力ノードにおいて保持することができる。クロック信号を使用して状態素子を制御しバッファ回路のパルス生成器をゲート処理する。パルス生成器はトランスペアレント動作の際に有効になる。しかし、ラッチした場合には、出力段の大きなＦＥＴが保存状態に影響を与えることを防止するべく、パルス生成器は無効になる。
【００１０】
さらなる実施例において、パルスコンプリメントリセットラッチがレベルイン／レベルアウトバッファ内に組み込まれる。このパルスラッチの特徴は、遅延を最適化するべく再構成されたクリティカルパスである。状態出力は、トランスペアレント実施例のようにデータ値の変化を待たず、パルスラッチの実施例において、クロックパルスに応答して出力状態を変化させる。
【００１１】
さらなる他の実施例において、トランスペアレントコンプリメントリセットラッチがレベルイン／パルスアウトバッファ内に組み込まれる。動作においてはトランスペアレントレベルイン／レベルアウトラッチと類似しているが、ＱおよびＱ’パルス出力を供給するために、２つの別個の状態出力ＱおよびＱ’を生成するべく出力段が変更されている。
【００１２】
【発明の実施の形態】
本発明は、信号が伝播を要する距離に１クロックサイクルを超過するかまたはラッチ境界と交差する伝播遅延が含まれている場合、長い経路においてデータ信号を駆動し、且つ、データ信号の状態を保存するべく集積回路内で使用されるコンプリメントリセットラッチに関するものである。このコンプリメントリセットラッチは、本件特許出願の基礎出願（米国特許出願第１０／１７０，９４８号）の出願日（２００２年６月１２日）と同日に米国特許商標庁に出願された「コンプリメントリセットバッファ（Complement Reset Buffer）」という名称のロバート・ポール・マスレイド（Robert Paul Masleid）およびクリストフ・ジャコモット（Christophe Giacomotto）による米国特許出願第１０／１７０，７３７号に開示されているコンプリメントリセットバッファに基づくものであり、この引用によってそのすべてが本明細書に包含される。以下、まずコンプリメントリセットバッファの実施例について説明した後に、コンプリメントリセットラッチの実施例について説明する。
【００１３】
［Ａ．コンプリメントリセットバッファ］
コンプリメントリセットバッファは、ロングワイヤにおけるデータ信号の伝播を円滑に実行するために使用され得る。従来の集積回路技術では、ロングワイヤを伝播するデータ信号は、通常、ファンアウト、抵抗、静電容量および電力問題によって劣化し、データ信号の立ち上がりおよび立ち下がりエッジの遷移時間が大きくなる。遷移時間が大きくなると、システムは、データ信号を完全に遷移させて有効なデータを処理できるように低クロック速度で動作しなければならない。従来の集積回路技術では、１ｍｍを上回る長さのワイヤは長い（ロング：long）と見なされており、これは特に高クロック速度で動作するシステムにおいて顕著である。データの完全性を保持し且つ受容可能な遷移時間を維持するために、しばしば、データ信号を増幅すると共に高速の遷移時間を維持するべくバッファ（または、リピータ）がロングワイヤに沿って一定の間隔で配置される。
【００１４】
図１は、コンプリメントリセットバッファの一実施例１００の概略ブロック図である。バッファ１００は、通常、入力１１２からパルスを生成するパルス段１１０と、これらのパルスを使用して入力１１２に対応する出力１１７を生成する出力段１１５と、を含んでいる。パルス段１１０は、２つの別個の回路に分割することもできる。第１回路は、入力１１２の立ち上がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち上がりエッジパルスを出力するように構成されている。この立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが出現する前に終了する。そして、第２回路は、入力１１２の立ち下がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち下がりエッジパルスを出力するように構成されている。この第２回路は、入力１１２に立ち上がりエッジが出現する前に立ち下がりエッジパルスを終了させる。
【００１５】
以下の説明において、「コンプリメント（complement：相補）」という用語を使用してこれら第１および第２回路、並びに、立ち上がりおよび立ち下がりエッジを区別することにする。この「コンプリメント」という用語は、特定の論理値を示すものではなく、単にバッファ１００内の２つの回路の動作を説明するのに便利な方法を提供するものに過ぎない。
【００１６】
第１回路は、立ち上がりエッジパルス生成器１２０、立ち上がりエッジパルスループ生成器１２２、立ち上がりエッジループ保持器１３５、および、立ち上がりエッジパルスリセット１２５を含んでいる。さらに、第１回路はリセット生成器１３０からリセット信号を受信する。
【００１７】
第１回路は、動作の際、第１入力１１８で入力１１２のデータを受信し、立ち上がりエッジを検出すると、立ち上がりエッジパルスを出力して出力段１１５を駆動する。クローバ電流（crowbar current）およびその他の従来のバッファに伴う問題点を回避するべく、立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが検出される（この時点で第２回路が動作する）前に終了しなければならない。第１回路では、立ち上がりエッジパルスを遮断するために、立ち上がりエッジパルスループ生成器１２２および立ち上がりエッジループ保持器回路１３５を介して、立ち上がりエッジパルス生成器１２０の第２入力１３７に立ち上がりエッジパルスをループバックしている。生成器１２０は、このループバックされたパルスを受信すると、立ち上がりエッジパルスの出力を停止する。立ち上がりエッジパルスループ生成器１２２は、立ち上がりエッジパルスの幅を設定するべく、立ち上がりエッジパルスを受信して該パルスを生成器１２０にループバックする前に遅延させるように構成されている。
【００１８】
このパルスループを使用することにより、従来のインバータに基づいたパルス生成器と比べて利点が提供されている。前述のように、インバータに基づいたパルス生成器は、低速の遷移時間を有するデータに対して十分に応答することができない。これは、主として、インバータに基づいたパルス生成器の場合、遮断信号が入力から生成されており、遮断信号がパルスの生成が完了する前に生成器に到達してしまうという事実によるものである。しかしながら、コンプリメントリセットバッファの場合には、有利なことに、遮断信号（すなわち、ループされたパルス）はパルス生成器１２０の出力から生成されており、低速の遷移時間に反応するのに十分な時間を生成器１２０が確保できるようになっている。さらに、生成器と、入力に結び付いたインバータの両方を有するインバータに基づいたパルス生成器と比べ、第１回路が入力１１２上に有する能動デバイスは１つだけである。第１回路は、入力１１２上の構成要素数を減らすことにより、通常、インバータに基づいたパルス生成器に伴うファンアウト（fan-out）および雑音問題を回避しているのである。
【００１９】
パルスループの使用は、広範囲の遷移時間を有する様々な信号の受信に有利であるが、データ入力１１２が高レベル（High）の際に生成器１２０が発振しないように注意しなければならない。立ち上がりエッジループ保持器回路１３５の機能は、ワンショットパルス生成器を効果的に実現することである。この機能は、最初の遅延パルスがループ保持器回路１３５を通過した後にパルスループを切断することによって実行される。この後、ループ保持器回路１３５は、さらなるパルスを出力しないよう生成器１２０を維持する値に生成器１２０の第２入力１３７を保持する。通常、入力１１２に到来するすべての立ち上がりエッジに反応する第１回路を有することが好ましい。従って、立ち上がりエッジパルスリセット１２５は、リセット生成器１３０からリセット信号を受信するように構成されており、このリセット信号は、立ち上がりエッジパルスリセット１２５をトリガして立ち上がりエッジループ保持器回路１３５を解除し、データ入力１１２の後続の立ち上がりエッジに反応できるようにする値を生成器１２０の第２入力１３７に出力させる。
【００２０】
通常、バッファは、入力１１２のデータ内のそれぞれの立ち上がりまたは立ち下がりエッジに一度だけ反応するように構成されている。従って、リセット生成器１３０は、立ち下がりエッジ（すなわち、立ち上がりエッジのコンプリメント）を待った後に、立ち上がりエッジパルスリセット１２５用のリセット信号を生成するように構成されている。リセット生成器１３０は、有利なことに、入力１１２上のコンプリメントを使用し、データ入力が論理「０」の状態になるまで立ち上がりエッジパルス生成器１２０がリセットされないようにしているのである。コンプリメントリセットバッファは、コンプリメントを使用してリセットをトリガすることにより、リセットを実装するための外部制御やクロック信号を不要にしている。さらに、この場合、データ自体がそれぞれの遷移においてバッファを効果的にリセットするため、このバッファは、データのどのような稼動速度においても動作可能である。さらには、この回路の有効電力は、データの動きがゼロになるとゼロになり、これは、電力の制約が伴うアプリケーションに有利である。
【００２１】
第２回路は、第１回路のコンプリメントとして機能するものであり、入力１１２の立ち下がりエッジに反応するように構成されている。この第２回路の全般的な動作と構造は、第１回路の動作および構造に類似している。第２回路は、第１入力１４２で入力１１２を受信し、入力１１２上で検出された立ち下がりエッジに応答して、出力段１１５と立ち下がりエッジパルスループ生成器１４５に対して立ち下がりエッジパルスを出力する立ち下がりエッジパルス生成器１４０を含んでいる。立ち下がりエッジパルスループ生成器１４５は、立ち下がりエッジパルスを遅延させ、立ち下がりエッジループ保持器回路１５５に遅延した立ち下がりエッジパルスを出力する。そして、立ち下がりエッジループ保持器回路１５５は、遅延した立ち下がりエッジパルスを立ち下がりエッジパルス生成器１４０の第２入力１５７に送信することによってループを完成させる。立ち下がりエッジループ保持器回路１５５が、遅延した立ち下がりエッジパルスによってトリガされ、立ち下がりエッジパルス生成器１４０におけるさらなるパルスの生成を効果的に遮断する。立ち下がりエッジパルスリセット１５０は、リセット生成器１３０からリセット信号を受信し、入力１１２で検出された後続の立ち下がりエッジに生成器１４０が応答できるよう、立ち下がりエッジループ保持器回路１５５と立ち下がりエッジパルス生成器１４０をリセットする。リセット生成器１３０は、第２回路のデータコンプリメント（すなわち、入力１１２上の論理「１」）の期間内に、リセット信号を立ち下がりエッジパルスリセット１５０に供給する。
【００２２】
図２は、バッファ２００の概略図を示している。このバッファ２００は、図１のバッファ１００をそれぞれの要素の具体的な構造によって示したものである。この図２には、後程図９を参照して説明する際の検討対象となる回路内の箇所を示す参照符号「Ａ」〜「Ｅ」および「Ｂ’」〜「Ｄ’」が含まれている。さらに、図２内の構成要素には、「Ｓ」、「Ｎ」または「Ｐ」という標識も付加されている。「Ｓ」という標識が付加されたインバータは「小さな」インバータを示しており、これらは低速であって多くの電力やバッファ２００内のスペースを消費しないものである。そして、「Ｎ」という標識が付加されたデバイスは、信号内の立ち上がりエッジに迅速に反応するように適合されているデバイスを示している。通常、これらのデバイスの立ち下がりエッジに対する反応は低速である。逆に、「Ｐ」という標識が付加されたデバイスは、信号内の立ち下がりエッジに迅速に反応するべく適合されており、立ち上がりエッジに対する反応は迅速ではない。
【００２３】
この実施例において、立ち上がりエッジパルス生成器１２０は、「Ｎ」適合されたＮＡＮＤゲート２０５を含んでいる。前述のように、ＮＡＮＤゲート２０５は、データ入力１１２内の立ち上がりエッジに迅速に反応するように適合されている。ＮＡＮＤゲート２０５は、第１入力１１８および第２入力１３７を有している。第１入力１１８は、入力１１２からデータを受信し、第２入力１３７は、最終的に立ち上がりエッジループ保持器回路１３５からループされたパルスを受信する。
【００２４】
立ち上がりエッジパルスループ生成器１２２は、パルスを受信するべくＮＡＮＤゲート２０５の出力に接続されると共にＮＦＥＴトランジスタ２１５のゲートにも接続された「小さな」インバータ２１０を含んでいる。ＮＦＥＴ２１５は、ドレインが集積回路の接地プレーンに接続されており、ソースは立ち上がりエッジループ保持器回路１３５とＮＡＮＤゲート２０５の第２入力１３７に接続されている。この実施例において、ループ生成器１２２は、まず小さなインバータ２１０においてパルスを反転および遅延させた後に、該パルスをＮＦＥＴ２１５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＮＦＥＴ２１５のみを使用することにより、ＮＡＮＤゲート２０５からの出力が論理「１」のときに常にパルスループが切断されることが判明した。すなわち、ＮＡＮＤゲート２０５が立ち上がりエッジを検出して論理「０」を生成すると、ループバックしてＮＡＮＤゲート２０５の第２入力１３７に論理「０」が入力され、この結果「オフ」になって論理「１」が生成される。そして、この論理「１」が、ＮＦＥＴ２１５をターンオフすることによってループが切断される。ここで、立ち上がりエッジパルスリセット１２５がオン状態でなければ、ＮＡＮＤゲート２０５の第２入力１３７は不確定レベルで浮遊することになる。
【００２５】
ループが切断された際にＮＡＮＤゲート２０５の第２入力１３７を論理「０」に維持するべく、立ち上がりエッジループ保持器回路１３５が提供されている。この立ち上がりエッジループ保持器回路１３５は、入力がＮＦＥＴ２１５のソースに接続され出力がＮＦＥＴトランジスタ２２５のゲートに接続された「小さな」インバータ２２０を含んでいる。ＮＦＥＴ２２５のドレインは接地されており、ソースはインバータ２２０の入力に再度接続されると共にＮＡＮＤゲート２０５の第２入力１３７にも接続されている。論理「０」がパルスループ生成器１２２内のＮＦＥＴ２１５のソース上で（立ち上がりエッジを検出したＮＡＮＤゲート２０５に応答して）アサートされると、保持器回路１３５はターンオンし、リセットされるまでＮＡＮＤゲート２０５の第２入力１３７上に論理「０」を維持する。保持器回路１３５は、通常、システム内のその他の構成要素（すなわち、パルスリセット１２５）によってオーバードライブされるように「弱い（weak）」構成要素を有している。
【００２６】
立ち上がりエッジパルスリセット１２５の機能は、次の立ち上がりエッジ用に第１回路をリセットするべく保持器インバータ２２０の入力に論理「１」をアサートすることである。論理「１」をアサートすることにより、保持器回路がオーバードライブされてターンオフし、ＮＡＮＤゲート２０５の第２入力１３７がパルスリセット１２５の制御下に残される。パルスリセット１２５は、ソースが論理「１」に接続されドレインがインバータ２２０の入力とＮＡＮＤゲート２０５の第２入力１３７に接続されたＰＦＥＴトランジスタ２３０を有している。このＰＦＥＴ２３０のゲートはリセット生成器１３０の出力に接続されており、ＰＦＥＴ２３０はリセット生成器１３０から論理「０」を受信した場合にターンオンする。この論理「０」のリセット信号は、データ入力１１２におけるコンプリメントの立ち下がりエッジ状態に対応している。前述のように、パルスリセット１２５は、立ち下がりエッジの後であり且つ次の立ち上がりエッジがＮＦＥＴ２１５をオン状態にする前の第２回路がオン状態にある場合に、ＮＡＮＤゲート２０５上に論理「１」をアサートする。
【００２７】
リセット生成器１３０は２つの小さなインバータ２３５、２４０を有しており、これらのインバータは直列接続され、インバータ２３５がデータ入力１１２から入力を受信してインバータ２４０の入力に反転信号を供給し、インバータ２４０が再反転信号を立ち上がりエッジパルスリセット１２５および立ち下がりエッジパルスリセット１５０に供給するようになっている。従って、この実施例において、リセット生成器１３０は、パルスリセット１２５、１５０をオン状態およびオフ状態にする入力信号をその経路において遅延させるべく機能している。
【００２８】
なお、過度な遅延とクローバ電流を回避するために、リセット生成器１３０を通過する入力１１２のレイテンシーは、ＮＡＮＤゲート２０５およびインバータ２１０を通過する入力１１２のレイテンシーよりも小さくするべきである。「Ｅ」における持続時間の短い３ステート状態は受容可能であり、漏れの時間は「Ｅ」の電圧を大幅に変化させるほどにはならない。これは、ＤおよびＢが略同時に遷移することを示すタイミング図９００の９３０によって示されている。
【００２９】
第２回路は第１回路と類似の構造になっているが、すべてのトランジスタがそれぞれのコンプリメントになっており（例えば、ＰＦＥＴはＮＦＥＴになっており、この逆も同様）、立ち下がりエッジパルス生成器１４０には２入力ＮＯＲゲート２４５が利用されている。具体的には、この実施例では、ＮＯＲゲート２４５は、データ入力１１２における立ち下がりエッジに迅速に反応するべく「Ｐ」適合されている。このＮＯＲゲート２４５の第１入力１４２は入力１１２からデータを受信し、第２入力１５７は最終的に立ち下がりエッジループ保持器回路１５５からループしたパルスを受信する。
【００３０】
立ち下がりエッジパルスループ生成器１４５は、パルスを受信するべくＮＯＲゲート２４５の出力に接続されると共にＰＦＥＴトランジスタ２５５のゲートに接続された「小さな」インバータ２５０を含んでいる。そして、ＰＦＥＴ２５５は、ソースが論理「１」を表す電源に接続され、ドレインは立ち下がりエッジループ保持器回路１５５とＮＯＲゲート２４５の第２入力１５７に出力されている。この実施例において、ループ生成器１４５は、まず小さなインバータ２５０においてパルスを反転および遅延させた後に、該パルスをＰＦＥＴ２５５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＰＦＥＴ２５５のみを使用することにより、ＮＯＲゲート２４５からの出力が論理「０」のときに常にパルスループが切断されることが判明した。すなわち、ＮＯＲゲート２４５が立ち下がりエッジを検出して論理「１」を生成すると、ループバックしてＮＯＲゲート２４５の第２入力１５７上に論理「１」が供給され、この結果「オフ」になって、論理「０」が生成される。そして、この論理「０」によってループが切断される。ここで、立ち下がりエッジパルスリセット１５０がオン状態でなければ、ＮＯＲゲート２４５の第２入力１５７は不確定レベルで浮遊することになる。
【００３１】
ループが切断されたときに、ＮＯＲゲート２４５の第２入力１５７を論理「１」に維持するために、立ち下がりエッジループ保持器回路１５５が提供されている。この立ち下がりエッジループ保持器回路１５５は、入力がＰＦＥＴ２５５のドレインに接続され出力がＰＦＥＴトランジスタ２６５のゲートに接続された「小さな」インバータ２６０を含んでいる。ＰＦＥＴ２６５のソースは論理「１」に接続されており、ドレインはインバータ２６０の入力に再度接続されると共にＮＯＲゲート２４５の第２入力１５７にも接続されている。論理「１」がパルスループ生成器１４５内のＰＦＥＴ２５５のドレイン上で（立ち下がりエッジを検出したＮＯＲゲート２４５に応答して）アサートされると、保持器回路１５５がターンオンし、リセットされるまでＮＯＲゲート２４５の第２入力１５７上に論理「１」を維持する。この保持器回路１５５は、通常、システム内のその他の構成要素によってオーバードライブされるよう、「弱い」構成要素を有している。
【００３２】
立ち下がりエッジパルスリセット１５０の機能は、次の立ち下がりエッジ用に第２回路をリセットするべく保持器インバータ２６０の入力に論理「０」をアサートすることである。論理「０」をアサートすることにより、保持器回路１５５はオーバードライブされてターンオフし、ＮＯＲゲート２４５の第２入力１５７がパルスリセット１５０の制御下に残される。パルスリセット１５０は、ドレインが接地されソースがインバータ２６０の入力とＮＯＲゲート２４５の第２入力１５７に接続されたＮＦＥＴトランジスタ２７０を有している。ＮＦＥＴ２７０のゲートはリセット生成器１３０の出力に接続されており、ＮＦＥＴ２７０はリセット生成器１３０から論理「１」を受信した際にターンオンする。この論理「１」のリセット信号は、データ入力１１２における立ち上がりエッジ状態に対応している。前述のように、パルスリセット１５０は、立ち上がりエッジの後であり且つ次の立ち下がりエッジがＰＦＥＴ２７０をオン状態にする前の第１回路がオン状態である場合にのみＮＯＲゲート２４５上に論理「０」をアサートする。
【００３３】
出力段１１５は、ＰＦＥＴトランジスタ２７５、ＮＦＥＴトランジスタ２８０、および、弱い保持器バッファ２８５を含んでいる。ＰＦＥＴ２７５は、ソースが論理「１」に接続されており、ゲートはＮＡＮＤゲート２０５の出力に、そして、ドレインは出力１１７とＮＦＥＴ２８０のソースに接続されている。ＮＦＥＴ２８０は、ゲートが立ち下がりエッジパルスを受信するべくＮＯＲゲート２４５に接続されており、ドレインは接地されている。これらＦＥＴ２７５、２８０は、第１または第２回路がそれぞれオン状態であってパルスを生成した場合にスイッチオンされる。前述のように、両方のＦＥＴ２７５、２８０が同時に「オン」になると、クローバ電流が形成されてバッファの性能と効率が劣化する。これを回避するために、パルスの幅は、それぞれのＦＥＴ２７５、２８０をオン状態にするのに十分な長さを有すると共に、両方のＦＥＴ２７５、２８０が同時にオン状態になるほどには長くない。パルスとそのコンプリメントパルスの間において、両方のＦＥＴ２７５、２８０がオフ状態であり、出力１１７は駆動されない。３ステート状態を回避するために、入力１１２を低速で出力１１７に転送し、スイッチオンしたＦＥＴ２７５および２８０のいずれかによってオーバードライブされるまでそこで保持するべく、小さなバッファ２８５が提供されている。このバッファ２８５は、理想的には、オン状態のＦＥＴ２７５または２８０がスイッチオフする前に入力１１２の値をアサートする。
【００３４】
従って、出力段１１５の動作は、２つの段からなるものと見なすことができる。第１段は、ＦＥＴ２７５および２８０に関連するものであり、可能な限り迅速に入力信号１１２を出力１１７に転送するべく構成されており、利得が高く遷移が高速である。前述のように、この第１段は、遷移間ではアイドル状態にならなければならない。そして、弱いバッファ２８５を有する第２段は、第１段から引き継いで、新しい遷移が発生するまで出力１１７上に入力信号１１２を維持する。この結果、このバッファは、ＦＥＴ２７５、２８０がスイッチオフした際に３ステート状態を回避すると共に、迅速な応答と出力１１７における改善された遷移時間を実現することができる。
【００３５】
バッファ２００は、単一入力１１２および単一出力１１７を利用している。このバッファ方式は、レベルイン／レベルアウト（ＬＩＬＯ：Level-In-Level-Out）バッファと呼ばれており、略すべてのＶＬＳＩ論理回路がこのＬＩＬＯである。ＬＩＬＯの場合、回路間で論理信号を搬送するのに必要なワイヤ数が１つだけである。さらに、ＬＩＬＯでは、最終的に雑音パルスが減衰し最終的に正しいレベルが回路の出力に現れるため、雑音に強い。また、ＬＩＬＯは、論理状態のそれぞれの変化ごとに存在する遷移が１つだけであり、低エネルギーである。このスタイルのバッファは、一般に単一ワイヤのデータ伝送用に使用されている。
【００３６】
図９は、図２のバッファに関連する信号のタイミング図９００を示している。このタイミング図９００には、９つの波形「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」が示されており、縦軸は電圧を表し、横軸は時間を表している。これらのそれぞれの波形は、図２に示すバッファ内の地点「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」に存在する信号を表している。具体的には、「Ａ」は入力１１２であり、「Ｆ」は出力１１７であり、「Ｂ」はリセット生成器１３０からのリセット信号であり、「Ｃ」および「Ｃ’」はパルス生成器１２０、１４０からのパルスであり、「Ｄ」および「Ｄ’」はパルスループ生成器１２２、１４５内の小さなインバータ２１０、２５０からの出力であり、「Ｅ」および「Ｅ’」はパルス生成器１２０、１５０の第２入力１３７、１５７である。
【００３７】
図１０は、バッファ２００の動作に関連するプロセスフローであり、以下、図９と共に説明する。タイミング図９００には、時間軸上の３つの時点９０７（１）、（２）、（３）が示されており、これらはバッファの安定した状態を表している。この安定した状態は、すべての内部遷移が終了し、パルスが停止し、且つ出力１１７がバッファ２８５によって保持されている場合に発生する。時点９０７（１）において、バッファの出力は信号「Ｆ」に示されているように論理「０」である。これは論理「０」である入力信号「Ａ」に対応している。リセット信号「Ｂ」も入力信号「Ａ」を反映しており、立ち上がりエッジパルスリセット１２５をトリガしてＮＡＮＤゲート２０５の第２入力「Ｅ」に論理「１」をアサートする。この結果、入力「Ａ」の立ち上がりエッジ遷移に応答するべくＮＡＮＤゲート２０５の準備が整う。さらに、「Ｃ」は、立ち上がりエッジパルスがオン状態ではないことを示す論理「１」である。立ち上がりエッジパルスは、アクティブロー（active-low：オン状態−低レベル）であるＰＦＥＴ２７５に供給されるため、アクティブローである。同様に、「Ｃ’」は、アクティブハイ（active-high：オン状態−高レベル）の立ち下がりエッジパルスがオン状態ではないことを示す論理「０」である。「Ｄ」は、「Ｃ」を反転させ、従って、ＮＦＥＴ２１５をターンオフした論理「０」である。同様に、「Ｄ’」は「Ｃ’」を反転させ、ＰＦＥＴ２５５をターンオフさせた論理「１」である。ＮＯＲ２４５の第２入力「Ｅ’」も高レベルに保持されており、ＮＯＲ２４５を効果的にターンオフすることに留意されたい。「Ｅ’」は、立ち下がりエッジループ保持器回路１５５によって高レベルに保持されている。また、「Ｂ」および「Ｄ’」の両方がそれぞれのＦＥＴ２５５および２７０をターンオフしていることにも留意されたい。
【００３８】
「Ａ」における立ち上がりエッジ遷移９１０によって第１回路のオン状態がトリガされる９４７。前述のように、第１回路は入力１１２における立ち上がりエッジに反応する。遷移９１０により、ＮＡＮＤ２０５は「Ｃ」に論理「０」を生成する９５２。そして、「Ｃ」は、ＰＦＥＴ２７５がオン状態であり「Ｆ」をプルアップするため、「Ｆ」を高レベルに駆動する９５４。パルスは小さなインバータ２１０を通過し９５６、論理「１」になってＮＦＥＴ２１５をスイッチオンする。
【００３９】
ＮＡＮＤゲート２０５の第２入力「Ｅ」は、「Ｄ」における遷移に従って低レベルになる。「Ｅ」は、ＮＦＥＴ２１５のレイテンシーによって遅延する。同様に、「Ｅ’」は、リセット生成器１３０が「Ｂ」を高レベルに設定しＮＦＥＴ２７０を切り替えて「Ｅ’」を論理「０」に駆動するため、低レベルになる。この結果、後続の立ち下がりエッジ遷移９２０用にＮＯＲゲート２４５がリセットされる９６２。「Ｅ」が低レベルになると、ＮＡＮＤゲート２０５は、「Ｃ」を再度高レベルに駆動することによってパルスを遮断する。インバータ２１０およびＮＦＥＴ２１５に関連する遅延によって「Ｃ」のパルス幅が決定されることを認識されたい。「Ｃ」が高レベルに駆動される時点までに、「Ｂ」の信号はバッファ２８５に伝播して出力「Ｆ」を入力「Ａ」と同一に維持する。この結果、出力「Ｆ」上に３ステート状態を引き起こすことなく、高レベルになった「Ｃ」に応答してＰＦＥＴ２７５がターンオフされる９６０。バッファ２８５があまりに低速の場合には、ＰＦＥＴ２７５がスイッチオフすると９６０、バッファは、新しい入力が伝播するまで以前の立ち下がりエッジ動作の継続として論理「０」をアサートし、この結果、出力「Ｆ」の不適切な遷移が発生する。
【００４０】
「Ｃ」における変化もインバータ２１０に伝播して「Ｄ」を低レベルに駆動し、この結果、ＮＦＥＴ２１５が遮断される。しかしながら、「Ｅ」は、立ち上がりエッジループ保持器回路１３５が論理「０」を維持するために低レベルに維持される。「Ｅ’」は、立ち下がりエッジパルスリセット１５０によって継続的に駆動されなければならない。ここまで動作した時点で、バッファは、第２の安定状態である時点９０７（２）に到達しており、この状態は立ち下がりエッジ遷移９２０で「Ａ」が低レベルに遷移する９４９まで続く。上述の説明から、立ち下がりエッジパルス信号の生成を開始し９６４、「Ｆ」に低レベルを出力させ９６６、立ち下がりエッジループ生成器１４５によって立ち下がりエッジパルス信号を遅延させ９６８、立ち下がりエッジパルス信号の生成を終了させ９７０、ＮＦＥＴ２８０の出力をターンオフし９７２、立ち上がりエッジパルス生成器をリセットする９７４という、立ち下がりエッジが第２回路をトリガする９４９方法についても認識されるであろう。
【００４１】
なお、保持器回路１３５の構造は「Ｅ」に論理「０」を維持するだけのものであり、パルスリセット１２５が「Ｅ」を高レベルに駆動すると、完全に遮断されることに留意されたい。同様に、立ち下がりエッジループ保持器回路１５５は、「Ｅ’」を論理「１」に維持するのみであり、立ち下がりエッジパルスリセット１５０が「Ｅ’」を論理「０」に設定すると、遮断される。他の実施例において、それぞれのＦＥＴ２２５、２６５を小さなインバータに置換することによって両保持器回路１３５、１５５を構築することが可能である。インバータによってＦＥＴを置換することにより、保持器回路が論理「１」または論理「０」を維持することが可能になり、「Ａ」から「Ｂ」への遷移に必要な遅延が縮小する。但し、この置換の結果、バッファの消費電力とサイズが増大する。
【００４２】
コンプリメントリセットバッファのこのコンプリメントリセットトポロジーとパルスループは、その他のタイプのバッファを形成するのにも使用可能である。図３および図４は、パルスイン／レベルアウト（ＰＩＬＯ：Pulse-In-Level-Out）バッファ５００の概略図およびタイミング図５０１を示している。これら図３および図４には、図２および図９と同様の方法でＰＩＬＯバッファ５００が示されており、信号を示す「Ａ」〜「Ｆ」および「Ｃ’」〜「Ｅ’」が含まれている。追加の２つの信号「Ａ’」および「Ｂ’」も示されており、「Ａ’」は、２線式パルス通信システム（two wire pulse communication system）によって供給される負の入力に対応している。パルス通信システムにおいて、単一のデータ信号入力１１２が２つのパルス信号１１２（１）および１１２（２）に変換される。パルス信号１１２（１）は、データ入力１１２において立ち上がりエッジが検出された場合に高レベルにパルス化される。そして、パルス信号１１２（２）は、データ入力１１２が立ち下がりエッジを有している場合に低レベルにパルス化される。これらのパルス１１２（１）および１１２（２）のリーディングエッジ（leading edge）は入力１１２の情報を搬送しており、システムによって使用されるが、トレーリングエッジ（trailing edge）は情報を搬送しておらず、システムによって使用されない。パルス通信方式は、それぞれの遷移ごとに別個の信号を維持することにより、それぞれの情報を有する遷移をロングワイヤにおいて可能な限り高速化するのに有用である。この結果、それぞれの通信ラインは、低クリティカルエッジレイテンシーに適合されたバッファを使用することができる。バッファ５００は、パルス入力「Ａ」および「Ａ’」を受信してレベル出力「Ｆ」を出力する。すなわち、バッファ５００は、データ信号をバッファ処理およびブーストすると共に、「Ａ」および「Ａ’」を単一の出力「Ｆ」に組み合わせることによって信号のパルスからレベル通信システムへの変換をも実行する。
【００４３】
パルス段５１０は、以下の相違点を除き、動作に関して図２に示すパルス段１１０と類似している。まず第１に、リセット信号「Ｂ」が２つの別個の信号「Ｂ」および「Ｂ’」として生成される。これは、「Ａ」およびそのコンプリメントである「Ａ’」が別個に供給されており、直交していないために必要となる。このため、リセット生成器１３０に対する変更が必要であり、リセット生成器には、２つの追加のインバータ２３５’および２４０’が含まれている。これら追加のインバータは直列接続されており、インバータ２３５’の入力は入力１１２（２）から「Ａ’」を受信し、２４０’の出力である「Ｂ’」は、立ち上がりエッジパルスリセット１２５（具体的には、ＰＦＥＴ２３０）用のリセット信号として機能する。インバータ２３５は、入力１１２（１）から「Ａ」の入力を受信するが、この場合には、インバータ２４０の出力は、立ち下がりエッジパルスリセット１５０のＮＦＥＴ２７０用のリセット信号「Ｂ」としてのみ機能する。
【００４４】
リセット方法は、前述のバッファ２００と同一である。パルス段５１０のそれぞれの回路は、コンプリメント回路の動作中にリセットされる。但し、この場合には、「Ａ」および「Ａ’」はそれぞれパルスの形態であり、前述のループ保持器回路１３５および１５５を前述の単一のトランジスタトポロジーの代わりに一対のインバータから形成しなければならない。具体的には、立ち上がりエッジループ保持器回路はインバータ２２０によって形成され、ＮＦＥＴ２２５がインバータ５２５によって置換されている。この結果、回路保持器１３５は、論理「１」または論理「０」を保持可能になり、オン状態に維持するためのＰＦＥＴ２３０のリセット信号が不要になる。同様に、ＰＦＥＴ２６５がインバータ５６５によって置換されている。「Ａ」および「Ａ’」がパルス化されているため、リセット信号「Ｂ」および「Ｂ’」もパルス化されることになり、これがタイミング図５０１の５８０および５９０に示されている。
【００４５】
パルス段５１０を採用したバッファにおける３ステート出力を防止するために、出力段１１５のバッファ２８５が２つのインバータ２８５（１）および２８５（２）によって置換されている。実施例５００では、バッファ２８５が信号を取得する単一入力１１２が存在していないため、代わりに、出力１１７上の保持器回路を利用している。具体的には、インバータ２８５（２）の入力が出力１１７に接続され、インバータ２８５（２）の出力がインバータ２８５（１）の入力に接続されるよう、インバータ２８５（１）および２８５（２）が配列されている。そして、インバータ２８５（１）の出力が出力１１７に再度接続されている。従って、２つのインバータ２８５（１）および２８５（２）は、ＦＥＴ２７５および２８５によってアサートされた最新の値を維持するべく機能する。インバータ２８５（１）、２８５（２）は、ＦＥＴ２７５、２８０の出力をオーバーライドしないよう、十分に弱いものである。他の実施例において、バッファ２８５をセット−リセットラッチによって駆動可能であり、このラッチはパルス入力１１２（１）および１１２（２）によって駆動される。
【００４６】
図５および図６は、パルスイン／パルスアウト（ＰＩＰＯ：Pulse-In-Pulse-Out）バッファ６００の概略図およびタイミング図６０１を示している。これら図５および図６には、図３および図４と同様の方法でＰＩＰＯバッファ６００が示されており、信号を示すＡ〜ＦおよびＡ’〜Ｅ’が含まれている。ＰＩＬＯバッファ５００と同様に、ＰＩＰＯバッファ６００は、正および負のパルス信号「Ａ」、「Ａ’」を受信するが、入力信号「Ａ」および「Ａ’」を単一の信号「Ｆ」に組み合わせる代わりに、バッファ６００の場合には、パルスのフォーマットを保持し、それぞれ正および負のパルス入力「Ａ」および「Ａ’」に対応する２つの信号「Ｆ」および「Ｆ’」を出力する。
【００４７】
ＰＩＰＯバッファ６００は、前述の図３に示すＰＩＬＯバッファ５００と同一のパルス段５１０を採用している。但し、パルス出力「Ｆ」および「Ｆ’」を生成するべく出力段１１５が変更されている。２つの別個の出力「Ｆ」、「Ｆ’」が存在するため、出力段１１５は２つのトランジスタペア６０５、６０７に分かれている。それぞれのトランジスタペアは、図２のＬＩＬＯバッファ２００に関連して説明した出力段１１５と同様に動作する。１つの主要な相違点は、トランジスタペア６０５が大きなＰＦＥＴ２７５を含み、トランジスタペア６０７が大きなＮＦＥＴ２８０を含んでいることであり、これらは、以前の実施例では、レベル出力「Ｆ」を出力すべく一緒に接続されていたものである。
【００４８】
大きなＰＦＥＴ２７５は、この場合にも、第１回路のＮＡＮＤゲート２０５からゲートにパルスを受信し、論理「１」を表す電源にソースが接続されている。このＰＦＥＴ２７５のドレインは小さなＮＦＥＴ６８０のソースに接続されている。これらＰＦＥＴ２７５とＮＦＥＴ６８０間の接合部は、出力１１７（１）（すなわち、正のパルス出力「Ｆ」）としても機能している。そして、この出力は、第１インバータ２８５（１）および第２インバータ２８５（２）から形成された保持器回路にも接続されている。インバータ２８５（１）は、出力１１７（１）から入力を受信して反転信号をインバータ２８５（２）に供給し、インバータ２８５（２）が再反転信号を出力１１７（１）に再度供給しており、この結果、トランジスタペア６０５が３ステートモードに入った場合に出力が保持される。なお、トランジスタペア６０５が３ステートモードに入る場合の一例がタイミング図６０１のライン６３０によって示されている。
【００４９】
再度トランジスタペア６０５を参照すれば、ＮＦＥＴ６８０のドレインは接地されており、ゲートはライン６２０に接続されている。ライン６２０はインバータ２５５に接続されており、「Ｃ’」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ’」を受信する。このパルス信号「ＣＣ’」は正のパルス出力「Ｆ」を遮断する。但し、エネルギーを節約するため、並びにパルス通信システムにおいては正のパルスの立ち下がりエッジは通常使用されないという事実に基づき、ＮＦＥＴ６８０は非常に小さくすることができる。ＮＦＥＴ６８０を小さくすることにより、消費電力が減少し、タイミング図６０１の６４０に示されているように立ち下がりエッジが大きな遷移時間を有するようになる。しかしながら、前述のように、このシステムは出力「Ｆ」の立ち下がりエッジを使用していないため、低速の立ち下がりエッジ６４０は受容可能である。「Ｃ’」から直接ＮＦＥＴ６８０を駆動すると、クリティカルパスが減速する。ＮＦＥＴ６８０の重要性は高くないため、これに代えて、「Ｃ’」にさらなる負荷を加えることなく「Ｃ’」から生成された「ＣＣ’」によって駆動している。
【００５０】
トランジスタペア６０７も同様に構成されている。大きなＮＦＥＴ２８０は、この場合にも、第２回路のＮＯＲゲート２４５からパルスをゲートに受信しており、ドレインは接地されている。そして、ＮＥＦＴ２８０のソースは小さなＰＦＥＴ６７５のドレインに接続されている。ＮＦＥＴ２８０とＰＦＥＴ６７５間の接合部は、出力１１７（２）（すなわち、負のパルス出力「Ｆ’」）としても機能している。そして、この出力は、第１インバータ２８５（３）および第２インバータ２８５（４）から形成された保持器回路にも接続されている。インバータ２８５（３）は、出力１１７（２）から入力を受信して反転信号をインバータ２８５（４）に出力し、インバータ２８５（４）が再反転信号を出力１１７（２）に再度供給しており、この結果、トランジスタペア６０７が３ステートモードに入った場合に出力が保持される。なお、トランジスタペア６０７が３ステートモードに入る場合の一例がタイミング図６０１のライン６５０によって示されている。
【００５１】
再度トランジスタペア６０７を参照すれば、ＰＦＥＴ６７５は、ソースが論理「１」を表す電源に接続されており、ゲートはライン６１０に接続されている。ライン６１０はインバータ２１０に接続されており、「Ｃ」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ」を受信する。このパルス信号「ＣＣ」が負のパルス出力「Ｆ’」を遮断する。但し、エネルギーを節約するため、並びにパルス通信システムにおいては負のパルスの立ち上がりエッジは通常使用しないという事実に基づき、ＰＦＥＴ６７５は非常に小さくすることができる。ＰＦＥＴ６７５を小さくすることにより、消費電力が減少し、タイミング図６０１の６６０に示されているように、立ち上がりエッジが大きな遷移時間を有するようになる。前述のように、このシステムは、出力「Ｆ’」の立ち上がりエッジを使用しないため、低速の立ち上がりエッジ６６０は受容可能である。「Ｃ」から直接ＰＦＥＴ６７５を駆動すると、クリティカルパスが減速する。ＰＦＥＴ６７５の重要性は高くないため、これに代えて、「Ｃ」にさらなる負荷を加えることなく「Ｃ」から生成された「ＣＣ」によって駆動している。
【００５２】
図７および図８は、レベルイン／パルスアウト（ＬＩＰＯ:Level-In-Pulse-Out）バッファ７００の概略図およびタイミング図を示している。このＬＩＰＯバッファ７００は、ＰＩＬＯバッファ５００と反対の機能を実行する。ＬＩＰＯバッファ７００は、レベル入力「Ａ」を受信し、データを正および負のパルス出力「Ｆ」および「Ｆ’」にそれぞれ分割する。このバッファ７００では、図２に示すパルス段に類似したパルス段の配列を有しており、このパルス段が図５に示す出力段１１５と組み合わせられている。そして、これら２つの段を組み合わせるために小規模な変更も加えられている。図３のＰＩＬＯバッファ５００に関連して説明したように、立ち上がりエッジループ保持器回路１３５と立ち下がりエッジループ保持器回路１５５が変更され、それぞれのＦＥＴ２２５、２６５が第２インバータ５２５、５６５で置換されている。この置換により、保持器回路１３５、１５５は、論理「１」または論理「０」を保持可能であり、オン状態に維持するリセット信号「Ｂ」に依存してはいない。この変更は必要なものではないが、図２で説明した構造に対する代替案として提示したものである。パルス段１１５に対する第２の小規模な変更には、図５で説明したライン６１０および６２０の追加が含まれている。これらのラインは、出力段が別個の正および負のパルス出力「Ｆ」および「Ｆ’」を生成できるようにするべく、含まれているものである。
【００５３】
前述のように、コンプリメントリセットバッファは、速度、効率、および、ロングワイヤ距離を処理する能力を必要とするアプリケーションに適している。マイクロプロセッサの内部では、これは、通常、信号分配グリッドに相当する。これらのバッファは、高速であると共に同期動作を必要としないため、有利なことに、集積回路内のクロックスキューを軽減しつつクロックの分配を高速化するのに使用するか、或いはキャッシュメモリのアクセス時間を減少させるのに使用することができる（すなわち、Ｌ２およびＬ３ルートなどのワイヤ）。さらに、このバッファは、有利なことに、その大きな増幅度を使用して位相ロックループ（ＰＬＬ）出力を駆動し、オフチップドライバ（ＯＣＤ）、増幅器、および、その他の大きな負荷を構築することができる。
【００５４】
［Ｂ．コンプリメントリセットラッチ］
以上、詳しく説明したように、バッファまたはリピータをワイヤ経路に沿って使用し、劣化信号を再生成したり高速の遷移時間を維持したりすることが有利である。マイクロプロセッサなどのギガヘルツレベルのクロックサイクル周波数で動作する高速の同期集積回路の場合には、相応してクロックサイクル周期も短い。性能の優秀なバッファと慎重なワイヤ設計をもってしても、周期τの１クロックサイクルにおいて回路素子間で信号が伝播するには信号経路が長すぎる場合がある。データの完全性を保持しタイミングの制約を満足するために、ロングワイヤまたはチップ間相互接続のパイプライン処理が必要になる。リピータラッチには、バッファまたはリピータの機能とラッチの状態保存機能が含まれている。すなわち、リピータラッチを使用すれば、伝播信号の再生成と、保存値での出力信号の保持の両方を実行することができる。
【００５５】
図１１は、リピータラッチを使用するロングワイヤにおけるデータのパイプライン処理を示している。この図には、複数のワイヤセグメント１０１５によって第２論理回路１０１０に接続された第１論理回路１００５が示されている。第１論理回路１００５から第２論理回路１０１０に伝播するためには、データは距離１０２０を進まなければならない。この距離１０２０を伝播するのに要する時間はクロックサイクル周期τを上回るため、クロックサイクル周期によって課されたタイミングの制約を満足させるべく、第１リピータラッチ１０２５および第２リピータラッチ１０３０が信号経路に挿入されている。これらの第１リピータラッチ１０２５および第２リピータラッチ１０３０は距離１０３５だけ離隔している。この距離１０３５はクロックサイクル周期τ内で移動可能であるため、第１リピータラッチ１０３０の出力として供給されるデータは１クロックサイクル内で第２リピータラッチ１０３０まで到達することができる。そして、第２リピータラッチ１０２５はデータの現在の値を保存する。次のクロックサイクルにおいて、第２リピータ１０３０は、データを一般の論理ラッチ１０４５に供給する。この結果、一般の論理ラッチ１０４５は、第２論理回路１０１０が使用できるようにデータを保持することができる。一般の論理ラッチ１０４５は、第２論理回路１０１０内のいくつかの回路の後に配置することも可能であるが、この場合にも、タイミングの制約が課されることになる。また、第１リピータラッチ１０２５および第２リピータラッチ１０３０に加えてリピータ１０４０を信号経路内に配置し、さらにデータ伝送を改善して雑音問題を軽減することも可能である。
【００５６】
本発明の実施例では、データラッチ機能を前述のコンプリメントリセットバッファ内に組み込んでいる。組み込まれたバッファまたはリピータラッチは、いくつかの有利な特徴を有している。すなわち、コンプリメントリセットバッファのクリティカルパスはラッチトランジスタの影響を受けないため、ラッチ挿入遅延が存在せず、状態素子がクリティカルパスに追加されたりクリティカルパスノードに結合したりしない。さらに、クロック負荷が従来のリピータラッチと比べて十分の一程度である。従来のリピータラッチには入力ＦＥＴと直列接続されたクロックデバイスが含まれており、大きな遅延と負荷が発生する。コンプリメントリセットラッチにより、チップ間経路の効率的な設計が可能になる。コンプリメントリセットラッチがコンプリメントリセットバッファ上に構築されているため、タイミングの制約を満足させる必要がある場合に、コンプリメントリセットバッファをコンプリメントリセットラッチによって簡単に置換することができる。
【００５７】
図１２を参照すれば、本発明の実施例によるレベルイン／レベルアウトラッチの概略図が示されている。この実施例において、前述のレベルイン／レベルアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。対応するコンプリメントリセットバッファ用の前述の構造に加え、状態素子１１２０を制御するためのシステムクロック信号ＣＬＫ’１１１０およびＣＬＫ１１１２が供給されている。ＣＬＫ’１１１０とＣＬＫ１１１２は、それぞれが互いの反転であるという意味においてコンプリメント（相補的）信号であり、例えば、ＣＬＫ１１１２の特定の状態を参照した際には、同時にＣＬＫ’１１１０もコンプリメントな状態を有しているものと理解されたい。状態素子１１２０により、入力データを選択的にラッチし出力Ｑ１１７において保持することができる。また、ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するためにも使用される。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２は、立ち上がりエッジパルス生成器を選択的に無効にする立ち上がりエッジゲート回路を形成している。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２は、立ち下がりエッジパルス生成器１４０を選択的に無効にする立ち下がりエッジゲート回路を形成している。状態素子１１２０がデータ１１２をラッチすることが可能でありデータ１１２がラッチ保持モードにおいてさらなる遷移を有する場合に出力Ｑ１１７が出力段１１５によって一時的にオーバーライドされないように、パルス生成器が選択的に無効になる。
【００５８】
この実施例において、ＣＬＫ１１１２が論理「１」値を有している場合に、ラッチはトランスペアレントである。トランスペアレントモードでは、ラッチはリピータまたバッファのように動作する。すなわち、データ１１２の遷移が出力Ｑ１１７上で再生成される。具体的には、データ１１２の立ち上がりエッジに応答し、立ち上がりエッジパルス生成器１２０が、前述のように立ち上がりエッジパルスを出力段１１５に供給するべく機能する。同様に、データ１１２の立ち下がりエッジに応答し、立ち下がりエッジパルス生成器１４０が立ち下がりエッジパルスを出力段１１５に供給するべく機能する。以前と同様に、コンプリメントリセット技術を使用し、Ｑ１１７経路に対するデータ１１２を制御するパルスチェーンがリセットされる。立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０は、ＣＬＫ１１１２が論理値「１」を有している場合に有効になる。次に、パルス生成器のゲート処理について詳しく説明する。立ち下がりエッジに関しては、ＮＦＥＴ１１６０のゲートがＣＬＫ１１１２に接続されており、これによってＮＦＥＴ１１６０がターンオンされる。ＮＦＥＴ１１６０のソースはノードＥ’に接続されており、ＮＦＥＴ１１６０のドレインはＮＦＥＴ２７０のソースに接続されている。そして、ＮＦＥＴ２７０のゲートはインバータ１１３４の出力に接続され、このインバータはリセット生成器の一部を形成している。ＰＦＥＴ１１６２は、論理「１」を表す供給電圧に接続されており、そのドレインはノードＥ’に接続されている。ＰＦＥＴ１１６２のゲートもＣＬＫ１１１２に接続されており、これによってＰＦＥＴ１１６２がターンオフされる。ＮＦＥＴ１１６０がターンオンされＰＦＥＴ１１６２がターンオフされるため、立ち下がりエッジパルスリセットおよび立ち下がりエッジループ保持器１５５により、データ１１２の次の立ち下がりエッジ用に立ち下がりエッジパルス生成器１４０の準備が整う。
【００５９】
同様に、トランスペアレントモードにおいて、立ち上がりエッジパルス生成器１２０が有効になる。具体的には、ＰＦＥＴ１１５０のゲートがＣＬＫ’１１１０に接続されており、これによってＰＦＥＴ１１５０がターンオンされる。ＰＦＥＴ１１５０のドレインはノードＥに接続されており、ＰＦＥＴ１１５０のソースはＰＦＥＴ２３０のドレインに接続されている。そして、ＰＦＥＴ２３０のゲートはインバータ１１３４の出力に接続されている。ＰＦＥＴ１１５０は、インバータ１１３４が供給するリセット信号に応答してＰＦＥＴ２３０がノードＥを論理「１」にプルできるかどうかを選択的に制御することにより、ＰＦＥＴ２３０をゲート処理している。ＮＦＥＴ１１５２のソースはノードＥに接続されており、ドレインは論理「０」を表す接地に接続されている。ＮＦＥＴ１１５２のゲートはＣＬＫ’１１１０にも接続されており、これによってＮＦＥＴ１１５２がターンオフされる。ＰＦＥＴ１１５０がターンオンされＮＦＥＴ１１５２がターンオフされるため、立ち上がりエッジパルスリセット１２５および立ち上がりエッジループ保持器１３５により、データ１１２の次の立ち下がりエッジ用に立ち上がりエッジパルス生成器１２０の準備が整う。
【００６０】
図示の実施例において、立ち上がりエッジパルス生成器１２０は、データ１１２の立ち上がりエッジに迅速に応答するべく構成された「Ｎ」適合されたＮＡＮＤゲートである。一方、立ち下がりエッジパルス生成器１４０は、データ１１２の立ち下がりエッジに迅速に応答するべく構成された「Ｐ」適合されたＮＯＲゲートである。従って、クリティカルパスがデータ１１２の迅速な遷移に有利に働く。
【００６１】
ＣＬＫ１１１２の立ち下がりエッジに応答して、状態素子１１２０はデータ１１２をラッチする。状態素子１１２０は、有利なことに、クリティカルパスに影響を与えることなくコンプリメントリセットバッファ内に組み込まれている。この状態素子１１２０は、迅速に応答するパルス生成器が適切なパルスを出力段１１５に供給した後にデータ１１２をラッチするように構成されている。データ１１２を出力Ｑ１１７に低速で転送しスイッチオンしたＦＥＴ２７５、２８０のいずれかによってオーバードライブされるまでそこで保持するべく、「弱い」インバータチェーン（インバータ２３５、２４０、１１２６、および、２８５をそれぞれ有している）が提供されている。パルス生成器はＣＬＫ１１１２が論理「０」の場合に無効になるが、弱いインバータチェーンは、なおもデータ１１２を出力Ｑ１１７に伝播させる。従って、状態素子１１２０は、選択的に弱いインバータチェーンを無効にすると共にフィードバック回路を有効にしてラッチしたデータ１１２の値を保存する。このフィードバック回路はインバータ１１２６および１１３０を有している。
【００６２】
具体的には、ＣＬＫ１１１２が論理「０」の場合には、ＰＦＥＴ１１２２およびＮＦＥＴ１１２４がターンオフする。これらのデバイスは、インバータ２４０の内部にあるＮＦＥＴおよびＰＦＥＴデバイスと直列に配置されている。ＰＦＥＴ１１２２およびＮＦＥＴ１１２４がターンオフすると、インバータ２４０は無効になり、弱いインバータチェーンが切断される。弱いインバータチェーンを切断することにより、データが出力Ｑ１１７に伝播することを防止している。同様に、ＰＦＥＴ１１２８およびＮＦＥＴ１１３２はインバータ１１３０の内部にあるＮＦＥＴおよびＰＦＥＴデバイスと直列に配置されている。ＰＦＥＴ１１２８およびＮＦＥＴ１１３２はターンオンし、インバータ１１３０を有効にしてフィードバックをインバータ１１２６の入力に供給する。従って、インバータ１１２６および１１３０は、出力Ｑ１１７の状態を保存するために交差結合されている。ＣＬＫ１１１２が論理「１」になると、フィードバックインバータ１１３０は無効になり、インバータ２４０は有効になる。
【００６３】
図１３は、本発明の他の実施例によるレベルイン／レベルアウトラッチの概略図である。この実施例において、前述のレベルイン／レベルアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。図１２に示されている実施例と比較すると、立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０に結合する信号を再構成し、異なるクリティカルパスを提供している。立ち上がりエッジパルス生成器１２０は、ノードＥ上の立ち上がりエッジに迅速に応答するべく構成された「Ｎ」適合されたＮＡＮＤゲートである。ノードＥはＣＬＫ’１１１０によって制御されているため、ラッチは、ＣＬＫ’１１１０のパルスを待って出力段１１５をトリガする。従って、出力Ｑ１１７は、クロックパルスに応答して値を変化させる。同様に、立ち下がりエッジパルス生成器１４０は、ノードＥ’上の立ち下がりエッジに迅速に応答するべく構成された「Ｐ」適合されたＮＯＲゲートである。この構成は、図１２と比べ、ラッチトランスペアレントモードにおけるＤａｔａ−Ｑ間の遅延を犠牲にしてＣＬＫ−Ｑ間の遅延を軽減している。この構成は、クリティカルパスがクロックを待たなければならないがクロック電力が不足している状況に適している。
【００６４】
このラッチは、図１２に関連した説明した実施例と同様に機能する。状態素子１１２０により、入力データ１１２を選択的にラッチし出力Ｑ１１７において保持することが可能である。ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するのにも使用される。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２が立ち上がりエッジパルス生成器を選択的に無効にする。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２が立ち下がりエッジパルス生成器を選択的に無効にする。状態素子１１２０がデータ１１２をラッチ可能であり出力Ｑ１１７が出力段１１５によってオーバーライドされないよう、パルス生成器が選択的に無効になる。
【００６５】
図１４は、本発明の実施例によるレベルイン／パルスアウトラッチの概略図である。この実施例において、前述のレベルイン／パルスアウトコンプリメントリセットバッファ内にコンプリメントリセットラッチが構築されている。ＱおよびＱ’パルス出力を供給するべく、図１２および図１３に関連して説明した実施例の出力段１１５が変更されている。２つの別個の状態出力ＱおよびＱ’が存在するため、出力段１１５は２つのトランジスタペア６０５、６０７に分割されている。それぞれのトランジスタペアは、図２のＬＩＬＯバッファ２００に関連して説明した出力段１１５と同様に動作する。１つの相違点は、トランジスタペア６０５が大きなＰＦＥＴ２７５を含み、トランジスタペア６０７が大きなＮＦＥＴ２８０を含んでいることであり、以前の実施例では、これらは状態出力Ｑを供給するために一緒に接続されていたものである。
【００６６】
図１４に示されたラッチの動作は図１２のものと類似している。状態素子１１２０により、入力データ１１２を選択的にラッチし出力ＱおよびＱ’において保持することが可能である。ＣＬＫ’１１１０およびＣＬＫ１１１２は、Ｑ１１７経路に対する高速データ１１２を制御するパルスチェーンをゲート処理するのにも使用されている。具体的には、ＰＦＥＴ１１５０およびＮＦＥＴ１１５２が立ち上がりエッジパルス生成器を選択的に無効にする。同様に、ＮＦＥＴ１１６０およびＰＦＥＴ１１６２が立ち下がりエッジパルス生成器を選択的に無効にする。状態素子１１２０がデータ１１２をラッチ可能でありデータ１１２がラッチモードにおいてさらなる遷移を有する場合にＱおよびＱ’が出力段６０５または６０７によってオーバーライドされないよう、パルス生成器が選択的に無効になる。
【００６７】
この実施例において、ラッチは、ＣＬＫ１１１２が論理「１」値を有している場合にトランスペアレントである。トランスペアレントモードにおいて、ラッチはリピータまたはバッファのように動作する。すなわち、データ１１２の遷移が出力ＱおよびＱ’上にパルスとして再生成される。具体的には、データ１１２の立ち上がりエッジに応答し、前述のように、立ち上がりエッジパルス生成器１２０が立ち上がりエッジパルスを出力段６０５、６０７に供給するべく機能する。同様に、データ１１２の立ち下がりエッジに応答し、立ち下がりエッジパルス生成器１１４０が立ち下がりエッジパルスを出力段６０５、６０７に供給するべく機能する。以前と同様に、コンプリメントリセット技術を使用し、Ｑ１１７クリティカルパスに対するデータ１１２を制御するパルスチェーンをリセットする。立ち上がりエッジパルス生成器１２０および立ち下がりエッジパルス生成器１４０は、ＣＬＫ１１１２が論理「１」値を有する場合に有効になる。次に、パルス生成器のゲート処理について詳細に説明する。立ち下がりエッジに関して、ＮＦＥＴ１１６０のゲートがＣＬＫ１１１２に接続されており、これによってＮＦＥＴ１１６０がターンオンされる。ＮＦＥＴ１１６０のソースはノードＥ’に接続されており、ＮＦＥＴ１１６０のドレインはＮＦＥＴ２７０のソースに接続されている。ＮＦＥＴ２７０のゲートはインバータ１１３４の出力に接続されており、このインバータはリセット生成器の一部を形成している。ＰＦＥＴ１１６２のソースは論理「１」に接続されており、ドレインはノードＥ’に接続されている。ＰＦＥＴ１１６２のゲートはＣＬＫ１１１２にも接続されており、これによってＰＦＥＴ１１６２がターンオフされる。ＮＦＥＴ１１６０がターンオンされＰＦＥＴ１１６２がターンオフされるため、立ち下がりエッジパルスリセット１５０および立ち下がりエッジループ保持器１５５により、データ１１２の次の立ち下がりエッジ用に立ち下がりエッジパルス生成器１４０の準備が整う。
【００６８】
ＣＬＫ１１１２の立ち下がりエッジに応答し、状態素子１１２０はデータ１１２をラッチする。状態素子１１２０は、有利なことに、クリティカルパスに影響を与えることなくコンプリメントリセットバッファ内に組み込まれている。この状態素子１１２０は、迅速に応答するパルス生成器が適切なパルスを出力段６０５、６０７に供給した後にデータ１１２をラッチするように構成されている。データ１１２を低速でインバータ１１２６および１１３０を有する状態素子に転送するよう、「弱い」インバータチェーン（インバータ２３５、２４０、および、１１２６をそれぞれ有する）が提供されている。インバータ２８５（１）〜２８５（４）を有する２つのラッチにより、出力段６０５、６０７のトランジスタペアによってオーバードライブされるまで２つの出力において状態が保持される。
【００６９】
図１５は、本発明の実施例（例えば、図１３）のセットアップおよび保持時間の評価を示すチャートである。従来のデータラッチと同様に、グリッチのない出力を生成するには、コンプリメントリセットラッチの実施例にもクロックに対するデータのセットアップおよび保持時間が必要である。図１５は、データＤのセットアップ時間がクロックＣＬＫに対して変化したときの出力Ｑの動きが示されている。限界セットアップおよび保持時間の近傍で、以前の状態に低速で減衰する大きな出力のグリッチが発生している。減衰時間は非常に長く、偶然にも略１クロックサイクルである。クリティカルパスは、ほとんど完全に出力を切り替えているが、ラッチはセットアップに失敗している。ラッチは、インバータ２８５（例えば、図１３）により、低速で出力を以前の状態に戻している。これは、ショートパルスラッチとして使用するには、コンプリメントリセットラッチが最適ではないことを示している。コンプリメントリセットラッチは、トランスペアレントラッチとして、或いはパルス幅がτ／２（クロックサイクルの半分）のパルスラッチとして使用するのに適しており、クロック電力の効率が高く、パイプラインラッチアプリケーションに好適である。
【００７０】
（付記１） データ信号およびクロック信号を受信し出力信号を供給するラッチ回路であって、
第１パルス生成器および第２パルス生成器を含むコンプリメントリセットバッファと、
前記データ信号および前記クロック信号を受信するべく接続され、前記クロック信号に応答して状態出力を生成するように構成された状態素子と、
前記クロック信号に応答して前記第１パルス生成器と前記第２パルス生成器を無効にするように構成されたゲート回路と、
前記状態素子から状態出力を受信するべく接続され、前記出力信号を供給するように構成された出力段と、を備えることを特徴とするラッチ回路。
【００７１】
（付記２） 付記１に記載のラッチ回路において、前記状態素子は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００７２】
（付記３） 付記１に記載のラッチ回路において、前記状態素子は、前記状態出力を保存するように構成された交差結合されたインバータを含むことを特徴とするラッチ回路。
【００７３】
（付記４） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の遷移に応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００７４】
（付記５） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の立ち下がりエッジに応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００７５】
（付記６） 付記１に記載のラッチ回路において、前記状態素子は、さらに、前記データ信号としてレベル入力を受信するようにさらに構成されていることを特徴とするラッチ回路。
【００７６】
（付記７） 付記１に記載のラッチ回路において、前記ゲート回路は、前記クロック信号の遷移に応答することを特徴とするラッチ回路。
【００７７】
（付記８） 付記１に記載のラッチ回路において、前記ゲート回路は、さらに、前記データ信号の遷移に応答して前記第１パルス生成器と前記第２パルス生成器を選択的に無効にし出力段が前記状態出力をオーバーライドすることを防止するように構成されていることを特徴とするラッチ回路。
【００７８】
（付記９） 付記１に記載のラッチ回路において、前記状態出力は、さらに、前記出力段を保存値に保持するように構成されていることを特徴とするラッチ回路。
【００７９】
（付記１０） 付記１に記載のラッチ回路において、前記出力段は、さらに、前記出力信号としてレベル出力およびパルス出力のいずれかを生成するように構成されていることを特徴とするラッチ回路。
【００８０】
（付記１１） データ信号を受信し出力信号を供給するラッチ回路であって、
前記データ信号を受信するべく接続され、前記入力信号の第１遷移エッジに応答して第１パルスを生成するように構成された第１パルス生成器と、
前記第１パルス生成器から前記第１パルスを受信するべく接続され、前記第１パルスに応答して第１パルスループ信号を生成し前記第１パルス生成器をオフ状態にするように構成された第１パルスループ生成器と、
前記データ信号を受信するべく接続され、前記入力信号の第２遷移エッジに応答して第２パルスを生成するように構成された第２パルス生成器と、
前記第２パルス生成器から前記第２パルスを受信するべく接続され、前記第２パルスに応答して第２パルスループ信号を生成し前記第２パルス生成器をオフ状態にするように構成された第２パルスループ生成器と、
前記データ信号および前記クロック信号を受信するべく接続され、前記クロック信号に応答して状態出力を生成するように構成された状態素子と、
前記クロック信号に応答して前記第１パルス生成器と前記第２パルス生成器を無効にするように構成されたゲート回路と、
前記第１パルス、第２パルスおよび状態出力を受信するべく接続され、出力信号として、前記第１パルスの持続時間において第１論理値を、そして、前記第２パルスの持続時間において第２論理値を生成するように構成された出力段と、を備えることを特徴とするラッチ回路。
【００８１】
（付記１２） 付記１１に記載のラッチ回路において、前記状態素子は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００８２】
（付記１３） 付記１１に記載のラッチ回路において、前記状態素子は、前記状態出力を保存するように構成された交差結合されたインバータを含むことを特徴とするラッチ回路。
【００８３】
（付記１４） 付記１１に記載のラッチ回路において、前記状態素子は、さらに、前記クロック信号の遷移に応答して前記データ信号をラッチするように構成されていることを特徴とするラッチ回路。
【００８４】
（付記１５） 付記１１に記載のラッチ回路において、前記ゲート回路は、前記クロック信号の遷移に応答することを特徴とするラッチ回路。
【００８５】
（付記１６） 付記１１に記載のラッチ回路において、前記ゲート回路は、さらに、前記データ信号の遷移に応答して前記第１パルス生成器と前記第２パルス生成器を選択的に無効にし出力段が状態出力をオーバーライドすることを防止するように構成されていることを特徴とするラッチ回路。
【００８６】
（付記１７） 付記１１に記載のラッチ回路において、前記出力段は、さらに、前記出力信号としてレベル出力およびパルス出力のいずれかを生成するように構成されていることを特徴とするラッチ回路。
【００８７】
（付記１８） 付記１１に記載のラッチ回路において、前記出力段は、第１および第２パルス間で前記出力信号を一定に保持するように構成されている保持器回路を備えることを特徴とするラッチ回路。
【００８８】
（付記１９） 付記１１に記載のラッチ回路において、前記第１パルスの幅は、前記第１パルスを生成する前記第１パルス生成器と前記第１パルスループ信号を生成する前記第１パルスループ生成器間の遅延量によって決定されることを特徴とするラッチ回路。
【００８９】
（付記２０） 付記１１に記載のラッチ回路において、前記第２パルスの幅は、前記第２パルスを生成する前記第２パルス生成器と前記第２パルスループ信号を生成する前記第２パルスループ生成器間の遅延量によって決定されることを特徴とするラッチ回路。
【００９０】
（付記２１） データ信号を受信する入力手段と、
クロック信号を受信するクロック手段と、
出力信号を供給する出力手段と、
前記データ信号における遷移に応答してパルス信号をターンオンするパルス生成手段と、
前記クロック信号における遷移に応答して前記データ信号を保存するラッチ手段と、
前記データ信号の遷移に応答して前記出力手段が前記ラッチ手段をオーバーライドすることを防止するパルスをオフ状態にする手段と、を備えることを特徴とするラッチ回路。
【００９１】
（付記２２） 付記２１に記載のラッチ回路において、前記パルスをオフ状態にする手段は、前記クロック信号の遷移に応答して前記パルス生成手段を無効にすることを特徴とするラッチ回路。
【００９２】
（付記２３） 付記２１に記載のラッチ回路において、前記ラッチ手段は、前記クロック信号の負荷を軽減する小さなデバイスを含むことを特徴とするラッチ回路。
【００９３】
（付記２４） 付記２１に記載のラッチ回路において、前記データ信号は、レベル信号を備えることを特徴とするラッチ回路。
【００９４】
（付記２５） 付記２１に記載のラッチ回路において、前記出力信号は、レベル信号およびパルス信号のいずれかを備えることを特徴とするラッチ回路。
【００９５】
（付記２６）クロック信号に関連してデータ信号をラッチし出力信号を生成する方法であって、
前記データ信号およびクロック信号の中の少なくとも１つにおける遷移に応答してパルス信号をターンオンする段階と、
前記クロック信号における遷移に応答し、前記パルス信号を無効にして前記出力信号を保存値に保持する段階と、を備えることを特徴とする方法。
【００９６】
（付記２７） 付記２６に記載の方法において、さらに、前記出力信号を保存値に保持している場合に、前記出力信号に伝播しないように前記データ信号を隔離する段階を備えることを特徴とする方法。
【００９７】
（付記２８） 付記２６に記載の方法において、さらに、
前記パルス信号に応答して前記出力信号を生成する段階と、
前記パルス信号を遅延させて遅延パルス信号を生成する段階と、
前記遅延パルス信号に応答して前記パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９８】
（付記２９） 付記２６に記載の方法において、さらに、
前記データ信号およびクロック信号の中の少なくとも１つにおけるコンプリメントの遷移に応答して第２パルス信号をターンオンする段階と、
前記第２パルス信号に応答して前記出力信号を生成する段階と、
前記第２パルス信号を遅延させて第２遅延パルス信号を生成する段階と、
前記第２遅延パルス信号に応答して前記第２パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９９】
（付記３０） 付記２８に記載の方法において、前記遅延段階の持続時間は、前記パルス信号の幅を規定することを特徴とする方法。
【０１００】
（付記３１） 付記２９に記載の方法において、前記遅延段階の持続時間は、前記第２パルス信号の幅を規定することを特徴とする方法。
【０１０１】
【発明の効果】
以上、詳述したように、本発明によれば、バッファおよびデータラッチの両方として有効であり、付加的な挿入遅延が伴わず、クロック電力をほとんど消費しないバッファラッチ（リピータ）を提供することができる。
【図面の簡単な説明】
【図１】コンプリメントリセットバッファの一実施例の概略ブロック図である。
【図２】レベルイン／レベルアウトコンプリメントリセットバッファの概略図である。
【図３】パルスイン／レベルアウトコンプリメントリセットバッファの概略図である。
【図４】パルスイン／レベルアウトコンプリメントリセットバッファのタイミング図である。
【図５】パルスイン／パルスアウトコンプリメントリセットバッファの概略図である。
【図６】パルスイン／パルスアウトコンプリメントリセットバッファのタイミング図である。
【図７】レベルイン／パルスアウトコンプリメントリセットバッファの概略図である。
【図８】レベルイン／パルスアウトコンプリメントリセットバッファのタイミング図である。
【図９】図２のバッファの動作に関連する信号を示すタイミング図である。
【図１０】図２のバッファに関連する動作イベントを示すプロセスのフローチャートである。
【図１１】リピータラッチを使用するロングワイヤ経路におけるデータのパイプライン処理を示す図である。
【図１２】本発明の実施例によるレベルイン／レベルアウトラッチの概略図である。
【図１３】本発明の他の実施例によるレベルイン／レベルアウトラッチの概略図である。
【図１４】本発明の実施例によるレベルイン／パルスアウトラッチの概略図である。
【図１５】本発明の実施例のセットアップおよび保持時間の評価を示すチャートである。
【符号の説明】
１００，２００…バッファ
１１０…パルス段
１１２…入力
１１５…出力段
１１７…出力
１２０…立ち上がりエッジパルス生成器
１２２…立ち上がりエッジパルスループ生成器
１２５…立ち上がりエッジパルスリセット
１３０…リセット生成器
１３５…立ち上がりエッジループ保持器
１３７…立ち上がりエッジパルス生成器の第２入力
１４０…立ち下がりエッジパルス生成器
１４２…第２回路の第１入力
１４５…立ち下がりエッジパルスループ生成器
１５０…立ち下がりエッジパルスリセット
１５５…立ち下がりエッジループ保持器回路
１５７…立ち下がりエッジパルス生成器の第２入力
５００…パルスイン／レベルアウト（ＰＩＬＯ）バッファ
６００…パルスイン／パルスアウト（ＰＩＰＯ）バッファ
７００…レベルイン／パルスアウト（ＬＩＰＯ）バッファ
１００５…第１論理回路
１０１０…第２論理回路
１０１５…ワイヤセグメント
１０２０，１０３５…距離
１０２５…第１リピータラッチ
１０３０…第２リピータラッチ
１０４０…リピータ
１０４５…一般の論理ラッチ
１１２０…状態素子
Claims (12)
- 入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路において、
前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力する反転立ち上がり信号生成回路と、
前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力する反転立ち下がり信号生成回路と、
前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力する立ち上がり帰還信号生成回路と、
前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力する立ち下がり帰還信号生成回路と、
前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持する立ち上がり帰還信号電圧保持回路と、
前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持する立ち下がり帰還信号電圧保持回路と、
前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するリセット信号生成回路と、
前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げる立ち上がり帰還信号リセット回路と、
前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げる立ち下がり帰還信号リセット回路と、
前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力する出力回路と、を有することを特徴とする相補型バッファ回路。 - 前記相補型バッファ回路において、
前記出力回路は、前記反転立ち上がり信号がハイレベルの場合且つ前記反転立ち下がり信号がローレベルの場合に、前記リセット信号を前記出力データ信号として出力することを特徴とする請求項１に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記反転立ち上がり信号生成回路は、
前記入力データ信号と前記立ち上がり帰還信号の否定的論理積演算を行う否定的論理積演算回路であり、
前記反転立ち下がり信号生成回路は、
前記入力データ信号と前記立ち下がり帰還信号の否定的論理和演算を行う否定的論理和演算回路であることを特徴とする請求項１又は２に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記立ち上がり帰還信号生成回路は、
前記反転立ち上がり信号をさらに反転させる第１のインバータ回路と、
前記第１のインバータ回路の出力端子にゲート端子が接続され、ソース端子が接地電位に接続されるとともに、ドレイン端子から前記反転立ち上がり信号を出力する第１のＮ型トランジスタを有し、
前記立ち下がり帰還信号生成回路は、
前記反転立ち下がり信号をさらに反転させる第２のインバータ回路と、
前記第２のインバータ回路の出力端子にゲート端子が接続され、ソース端子が電源電位に接続されるとともに、ドレイン端子から前記反転立ち下がり信号を出力する第１のＰ型トランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記立ち上がり帰還信号電圧保持回路は、
前記立ち上がり帰還信号を入力して反転させる第３のインバータ回路と、
前記第３のインバータ回路の出力端子にゲート端子が接続され、ソース端子が接地電位に接続されるとともに、ドレイン端子から前記立ち上がり帰還信号を出力する第２のＰ型トランジスタを有し、
前記立ち下がり帰還信号電圧保持回路は、
前記立ち下がり帰還信号を入力して反転させる第４のインバータ回路と、
前記第４のインバータ回路の出力端子にゲート端子が接続され、ソース端子が電源電位に接続されるとともに、ドレイン端子から前記立ち下がり帰還信号を出力する第２のＮ型トランジスタを有することを特徴とする請求項１〜４のいずれか１項に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記リセット信号生成回路は、
前記入力データ信号を入力して遅延させた前記リセット信号を出力する第１の偶数個のインバータ回路を有することを特徴とする請求項１〜５のいずれか１項に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記立ち上がり帰還信号リセット回路は、
前記リセット信号生成回路の出力端子にゲート端子が接続され、ソース端子が電源電位に接続されるとともに、ドレイン端子が前記第１のＮ型トランジスタのドレイン端子に接続されるドレイン端子を備える第３のＰ型トランジスタを有し、
前記立ち下がり帰還信号リセット回路は、
前記リセット信号生成回路の出力端子にゲート端子が接続され、ソース端子が接地電位に接続されるとともに、ドレイン端子が前記第１のＰ型トランジスタのドレイン端子に接続されるドレイン端子を有する第３のＮ型トランジスタを有することを特徴とする請求項１〜６のいずれか１項に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記出力回路は、
前記リセット信号生成回路の出力端子に入力端子が接続されるとともに、前記相補型バッファ回路の出力端子に接続される出力端子を有するバッファ回路と、
前記反転立ち上がり信号がゲート端子に接続され、ソース端子が電源電位に接続されるとともに、前記バッファ回路の出力端子に接続されるドレイン端子を有する第４のＰ型トランジスタと、
前記反転立ち下がり信号がゲート端子に接続され、ソース端子が接地電位に接続されるとともに、前記バッファ回路の出力端子に接続されるドレイン端子を有する第４のＮ型トランジスタを有することを特徴とする請求項１〜７のいずれか１項に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記リセット信号生成回路は、
前記入力データ信号を遅延させて、前記立ち下がり帰還信号リセット回路における前記リセット信号として機能する第１のリセット信号を生成する第２の偶数個のインバータ回路と、
前記入力データ信号を反転させた反転入力データ信号を遅延させて、前記立ち上がり帰還信号リセット回路における前記リセット信号として機能する第２のリセット信号を生成する第３の偶数個のインバータ回路を有することを特徴とする請求項１に記載の相補型バッファ回路。 - 前記相補型バッファ回路において、
前記立ち上がり帰還信号電圧保持回路は、
前記立ち上がり帰還信号を入力して反転させる第３のインバータ回路と、
前記第３のインバータ回路の出力端子に入力端子が接続され、出力端子から前記立ち上がり帰還信号を出力する第５のインバータ回路を有し、
前記立ち下がり帰還信号電圧保持回路は、
前記立ち下がり帰還信号を入力して反転させる第４のインバータ回路と、
前記第４のインバータ回路の出力端子に入力端子が接続され、出力端子から前記立ち下がり帰還信号を出力する第６のインバータ回路を有することを特徴とする請求項１に記載の相補型バッファ回路。 - 入力データ信号を入力し、出力データ信号を出力する相補型バッファ回路の制御方法において、
反転立ち上がり信号生成回路に、前記入力データ信号と立ち上がり帰還信号を入力し、前記入力データ信号の立ち上がり時から所定期間ローレベルが出力される反転立ち上がり信号を出力するステップと、
反転立ち下がり信号生成回路に、前記入力データ信号と立ち下がり帰還信号を入力し、前記入力データ信号の立ち下がり時から所定期間ハイレベルが出力される反転立ち下がり信号を出力するステップと、
立ち上がり帰還信号生成回路に、前記反転立ち上がり信号を入力し、前記反転立ち上がり信号をさらに反転させるとともに遅延させた前記立ち上がり帰還信号を出力するステップと、
立ち下がり帰還信号生成回路に、前記反転立ち下がり信号を入力し、前記反転立ち下がり信号をさらに反転させるとともに遅延させた前記立ち下がり帰還信号を出力するステップと、
立ち上がり帰還信号電圧保持回路が、前記立ち上がり帰還信号がローレベルの場合に、前記立ち上がり帰還信号の電圧レベルを一定に保持するステップと、
立ち下がり帰還信号電圧保持回路が、前記立ち下がり帰還信号がハイレベルの場合に、前記立ち下がり帰還信号の電圧レベルを一定に保持するステップと、
リセット信号生成回路に、前記入力データ信号を入力し、前記入力データ信号を遅延させたリセット信号を出力するステップと、
立ち上がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がローレベルの場合に、前記立ち上がり帰還信号をハイレベルに引き上げるステップと、
立ち下がり帰還信号リセット回路に、前記リセット信号を入力し、前記リセット信号がハイレベルの場合に、前記立ち下がり帰還信号をローレベルに引き下げると、
出力回路に、前記反転立ち上がり信号と前記反転立ち下がり信号と前記リセット信号を入力し、前記出力データ信号を出力するステップと、を有することを特徴とする相補型バッファ回路の制御方法。 - 前記相補型バッファ回路の制御方法において、
前記出力データ信号を出力するステップは、前記反転立ち上がり信号がハイレベルの場合且つ前記反転立ち下がり信号がローレベルの場合に、前記リセット信号を前記出力データ信号として出力するステップを有することを特徴とする請求項１１に記載の相補型バッファ回路の制御方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/170,948 US6577176B1 (en) | 2002-06-12 | 2002-06-12 | Complement reset latch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004023789A JP2004023789A (ja) | 2004-01-22 |
| JP4245413B2 true JP4245413B2 (ja) | 2009-03-25 |
Family
ID=22621931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003166901A Expired - Fee Related JP4245413B2 (ja) | 2002-06-12 | 2003-06-11 | 相補型バッファ回路及びその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6577176B1 (ja) |
| JP (1) | JP4245413B2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020171898A1 (en) * | 2001-05-15 | 2002-11-21 | Patton Charles Milan | Method and apparatus for using strategically located reflectors to create pathways for networking of line-of-sight computing devices |
| US6956405B2 (en) * | 2002-07-09 | 2005-10-18 | Ip-First, Llc | Teacher-pupil flip-flop |
| JP4070121B2 (ja) * | 2003-05-29 | 2008-04-02 | 三菱電機株式会社 | 電力変換装置 |
| US20050064379A1 (en) * | 2003-08-07 | 2005-03-24 | Vikash Sanyal | Consequence based story block learning system |
| CN100340060C (zh) * | 2003-08-20 | 2007-09-26 | 松下电器产业株式会社 | 半导体集成电路 |
| US7046063B2 (en) * | 2004-04-08 | 2006-05-16 | International Business Machines Corporation | Interface circuit for coupling between logic circuit domains |
| US7119580B2 (en) * | 2004-06-08 | 2006-10-10 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode |
| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US7635992B1 (en) | 2004-06-08 | 2009-12-22 | Robert Paul Masleid | Configurable tapered delay chain with multiple sizes of delay elements |
| US7173455B2 (en) | 2004-06-08 | 2007-02-06 | Transmeta Corporation | Repeater circuit having different operating and reset voltage ranges, and methods thereof |
| US7336103B1 (en) | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
| US7405597B1 (en) * | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
| US7142018B2 (en) * | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
| US7071747B1 (en) * | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
| US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
| US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
| US7724027B2 (en) * | 2005-03-31 | 2010-05-25 | Rozas Guillermo J | Method and system for elastic signal pipelining |
| US7782089B2 (en) * | 2005-05-27 | 2010-08-24 | Ternarylogic Llc | Multi-state latches from n-state reversible inverters |
| US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
| US7663408B2 (en) * | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
| US7256634B2 (en) * | 2005-07-06 | 2007-08-14 | Transmeta Corporation | Elastic pipeline latch with a safe mode |
| US7394681B1 (en) | 2005-11-14 | 2008-07-01 | Transmeta Corporation | Column select multiplexer circuit for a domino random access memory array |
| US7642866B1 (en) | 2005-12-30 | 2010-01-05 | Robert Masleid | Circuits, systems and methods relating to a dynamic dual domino ring oscillator |
| US7414485B1 (en) | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
| JP4836592B2 (ja) * | 2006-02-09 | 2011-12-14 | ソニー株式会社 | ロボット装置及びその制御方法 |
| CN1808904B (zh) | 2006-03-10 | 2010-05-05 | 复旦大学 | 一种新型的抗噪声高速多米诺电路 |
| US7710153B1 (en) | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
| US7495466B1 (en) * | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
| US8793700B2 (en) * | 2008-05-14 | 2014-07-29 | Freescale Semiconductor, Inc. | Synchronization of stateful elements in a processing resource using a scan chain |
| US8030960B2 (en) * | 2008-12-29 | 2011-10-04 | Oracle America, Inc. | Converting dynamic repeaters to conventional repeaters |
| US8525550B2 (en) * | 2010-10-20 | 2013-09-03 | Robert P. Masleid | Repeater circuit with multiplexer and state element functionality |
| US8904322B2 (en) * | 2013-03-26 | 2014-12-02 | International Business Machines Corporation | Structure for stacked CMOS circuits |
| US9086457B2 (en) * | 2013-03-26 | 2015-07-21 | International Business Machines Corporation | Scan chain latch design that improves testability of integrated circuits |
| US9122823B2 (en) | 2013-12-20 | 2015-09-01 | International Business Machines Corporation | Stacked multiple-input delay gates |
| US10879994B2 (en) * | 2019-05-10 | 2020-12-29 | AR & NS Investment, LLC | Repeater system and method for high-performance communication |
| US11218137B2 (en) * | 2020-04-14 | 2022-01-04 | Globalfoundries U.S. Inc. | Low clock load dynamic dual output latch circuit |
| US11711079B2 (en) * | 2021-03-01 | 2023-07-25 | Texas Instruments Incorporated | Integrated bus interface fall and rise time accelerator method |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| US5656963A (en) * | 1995-09-08 | 1997-08-12 | International Business Machines Corporation | Clock distribution network for reducing clock skew |
| US5614845A (en) * | 1995-09-08 | 1997-03-25 | International Business Machines Corporation | Independent clock edge regulation |
| US5610548A (en) * | 1995-09-08 | 1997-03-11 | International Business Machines Corporation | Split drive clock buffer |
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
| US6243797B1 (en) * | 1997-02-18 | 2001-06-05 | Micron Technlogy, Inc. | Multiplexed semiconductor data transfer arrangement with timing signal generator |
| US5894419A (en) * | 1997-04-21 | 1999-04-13 | International Business Machines Corporation | System and method for robust clocking schemes for logic circuits |
| US6025738A (en) * | 1997-08-22 | 2000-02-15 | International Business Machines Corporation | Gain enhanced split drive buffer |
| US6101612A (en) * | 1998-10-30 | 2000-08-08 | Micron Technology, Inc. | Apparatus for aligning clock and data signals received from a RAM |
| US6222404B1 (en) * | 1999-06-28 | 2001-04-24 | Sun Microsystems, Inc. | Edge-triggered dual-rail dynamic flip-flop with an enhanced self-shut-off mechanism |
| US6188259B1 (en) * | 1999-11-03 | 2001-02-13 | Sun Microsystems, Inc. | Self-reset flip-flop with self shut-off mechanism |
| US6323706B1 (en) | 2000-02-24 | 2001-11-27 | Rambus Inc. | Apparatus and method for edge based duty cycle conversion |
| JP3604323B2 (ja) * | 2000-05-19 | 2004-12-22 | 沖電気工業株式会社 | クロック切替回路 |
| GB2365234B (en) * | 2000-06-21 | 2004-03-31 | Sgs Thomson Microelectronics | Selective modification of clock pulses |
| US6366115B1 (en) * | 2001-02-21 | 2002-04-02 | Analog Devices, Inc. | Buffer circuit with rising and falling edge propagation delay correction and method |
| US6466063B2 (en) * | 2001-03-20 | 2002-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Push-pull output buffer with gate voltage feedback loop |
| US6426652B1 (en) * | 2001-05-14 | 2002-07-30 | Sun Microsystems, Inc. | Dual-edge triggered dynamic logic |
| US6630851B2 (en) * | 2001-06-29 | 2003-10-07 | Fujitsu Limited | Low latency clock distribution |
| US6501304B1 (en) * | 2001-10-11 | 2002-12-31 | International Business Machines Corporation | Glitch-less clock selector |
-
2002
- 2002-06-12 US US10/170,948 patent/US6577176B1/en not_active Expired - Fee Related
-
2003
- 2003-04-22 US US10/421,991 patent/US6731140B2/en not_active Expired - Fee Related
- 2003-06-11 JP JP2003166901A patent/JP4245413B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6577176B1 (en) | 2003-06-10 |
| US20030231040A1 (en) | 2003-12-18 |
| JP2004023789A (ja) | 2004-01-22 |
| US6731140B2 (en) | 2004-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080812 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081009 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090106 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |