JP4927937B2 - マルチモード、均一待ち時間クロック発生回路装置 - Google Patents
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Description
本開示は一般にクロックゲーチング(clock gating)に関し、そして詳しくは均一待ち時間(uniform latency)を有するマルチモードクロック信号を発生することに関する。
高性能集積回路、特にマイクロプロセッサは、一般にいろいろなモードの動作を提供する。マイクロプロセッサは典型的に高性能、低パワー、待機、あるいはテストモードのようないろいろな動作モードの1つの中で動作する。マイクロプロセッサはタイミング臨界アプリケーションで仕事をした時に高性能モード内で動作する。いくつかのマイクロプロセッサは、タイミング臨界アプリケーションに関連する命令を実行する時に性能を改善するために、パルス化逐次蓄積素子(pulsed sequential storage element)、例えば、パルス化ラッチまたはフリップフロップを使用する。例えば、パルス化逐次蓄積素子はパイプラインステージ間のデータ転送速度を改善するための命令実行パイプラインの全体に亘って分散される。パルス化逐次蓄積素子はパルスクロック信号、即ち、クロック周期の半分未満のパルス幅を有するクロック信号、に応じてデータを取り込むおよび/または実行する。
この中に教授された方法および装置に従って、マルチモード、均一待ち時間クロック発生回路(uniform-latency clock generation circuit)が示される。マルチモード、均一待ち時間クロック発生回路は作動中の(being active)クロックチョッピング信号(clock chopping signal)に反応してクロック発生パス(clock generation path)を介してパルスクロック信号を発生することおよび停止中の(being inactive)クロックチョッピング信号に反応して同じクロック発生パスを介して位相クロック信号を発生することによって均一待ち時間を有するマルチモードクロック信号を発生するように構成される。クロックチョッピング信号は第1の状態にあるモード制御入力信号に反応して活性化され、そして第2の状態にあるモード制御入力信号か停止中の複数のクロックイネーブル信号のどちらかに反応して不活性化される。
もちろん、本開示は上記実施形態に限定されない。この分野の技術者は以下の詳細な説明を読んで、そして添付された図面を見て追加の可能性のある実施形態を認めるであろう。
Claims (18)
- 複数のモードにおいてクロック入力信号に対して均一の待ち時間を有するクロック信号を発生する方法であって、
パルスモードにおいてアクティブのクロックチョッピング信号に反応して、クロック発生パスを介して、位相クロック入力信号に対して所定の待ち時間を持つパルスクロック信号を発生することと、前記クロック発生パスは、前記位相クロック入力信号とクロックチョッピング信号との論理演算を行う論理演算回路を備え、前記パルスクロック信号は、前記論理演算回路で前記位相クロック入力信号と前記アクティブのクロックチョッピング信号との論理演算を行うことにより発生され、
位相モードにおいてインアクティブの前記クロックチョッピング信号に反応して、同じ前記クロック発生パスを介して、前記位相クロック入力信号に対して同じ前記所定の待ち時間を持つ位相クロック信号を発生することと、前記位相クロック信号は、前記論理演算回路で前記位相クロック入力信号と前記インアクティブのクロックチョッピング信号との論理演算を行うことにより発生され、
前記パルスモードを示す第1の状態にあるモード制御入力信号に反応して前記クロックチョッピング信号を活性化することと、
前記位相モードを示す第2の状態にある前記モード制御入力信号およびインアクティブの複数のクロックイネーブル信号の1つに反応して前記クロックチョッピング信号を不活性化することと、を含む方法。 - 前記クロックチョッピング信号を活性化することが、前記第1の状態にある前記モード制御入力信号に反応して前記位相クロック入力信号を遅延させることを含む、請求項1記載の方法。
- 前記クロックチョッピング信号を不活性化することが、前記第2の状態にある前記モード制御入力信号およびインアクティブの前記クロックイネーブル信号の1つに反応して前記遅延位相クロック入力信号の発生を阻止することを含む、請求項2記載の方法。
- インアクティブの前記クロックイネーブル信号に反応して前記パルスおよび位相クロック信号の発生をディスエーブルにすることをさらに含む、請求項1記載の方法。
- 前記パルスおよび位相クロック信号の1つに反応して複数のパルス化逐次蓄積素子によってデータを取り込むことをさらに含む、請求項1記載の方法。
- 複数のモードにおいてクロック入力信号に対して均一の待ち時間を有するクロック信号を発生するクロック発生回路であって、
単一クロック発生パスを有するクロック発生ステージと、前記クロック発生パスは、位相クロック入力信号とクロックチョッピング信号との論理演算を行う論理演算回路を備え、前記クロック発生ステージは、(a)パルスモードにおいてアクティブのクロックチョッピング信号に反応して前記クロック発生パスを介して前記位相クロック入力信号に対して所定の待ち時間を持つパルスクロック信号を発生し、前記パルスクロック信号は、前記論理演算回路で前記位相クロック入力信号と前記アクティブのクロックチョッピング信号との論理演算を行うことにより発生され、(b)位相モードにおいてインアクティブの前記クロックチョッピング信号に反応して同じ前記クロック発生パスを介して前記位相クロック入力信号に対して同じ前記所定の待ち時間を持つ位相クロック信号を発生し、前記位相クロック信号は、前記論理演算回路で前記位相クロック入力信号と前記インアクティブのクロックチョッピング信号との論理演算を行うことにより発生されるように構成され、
前記パルスモードにおいてイネーブルにされた時に前記クロックチョッピング信号を活性化し、および、前記位相モードにおいてイネーブルにされた時に前記クロックチョッピング信号を不活性化するように構成されたクロックチョッピングステージと、
前記パルスモードを示す第1の状態にあるモード制御入力信号に反応して前記パルスモードにおいて前記クロックチョッピングステージをイネーブルにし、前記位相モードを示す第2の状態にある前記モード制御入力信号に反応して位相モードにおいて前記クロックチョッピングステージをイネーブルにし、そしてインアクティブの複数のクロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成されたモード制御回路と、
を具備するクロック発生回路。 - 前記クロックチョッピングステージは、
前記パルスモードにおいてイネーブルにされた時に前記位相クロック入力信号を通過させ、そして前記位相モードにおいてイネーブルにされた時に遅延位相クロック入力信号の発生を阻止するように構成されたゲーチング回路と、
前記位相クロック入力信号を遅延させそして前記位相クロック入力信号を通過させる前記ゲーチング回路に反応して前記遅延位相クロック入力信号を前記クロック発生ステージに供給し、そして前記遅延位相クロック入力信号の発生を阻止する前記ゲーチング回路に反応して位相クロックゲーチング信号を前記クロック発生ステージに供給するように構成された遅延素子と、を具備し、
前記クロックチョッピングステージは、
前記遅延素子で前記位相クロック入力信号を遅延させ、そして前記遅延素子から前記遅延位相クロック入力信号を前記クロック発生ステージに供給することによって前記パルスモードにおいてイネーブルにされた時に前記クロックチョッピング信号を活性化し、そして、
前記ゲーチング回路で前記遅延位相クロック入力信号の発生を阻止し、そして前記遅延素子から前記位相クロックゲーチング信号を前記クロック発生ステージに供給することによって前記位相モードにおいてイネーブルにされた時に前記クロックチョッピング信号を不活性化するように構成される、請求項6記載のクロック発生回路。 - 前記モード制御回路が前記第1の状態にある前記モード制御入力信号に反応してパルスモードにおいて前記クロックチョッピングステージをイネーブルにし、前記第2の状態にある前記モード制御入力信号に反応して位相モードにおいて前記クロックチョッピングステージをイネーブルにし、そしてインアクティブの前記クロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成されたアンド・オア・インバート(AOI)論理ゲートを具備する、請求項6記載のクロック発生回路。
- 前記AOI論理ゲートが、
インアクティブの前記クロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成された第1のステージと、そして
第1の状態にある前記モード制御入力信号に反応してパルスモードにおいて前記クロックチョッピングステージをイネーブルにし、そして前記第2の状態にある前記モード制御入力信号に反応して位相モードにおいて前記クロックチョッピングステージをイネーブルにするように構成された第2のステージとを具備する、
請求項8記載のクロック発生回路。 - インアクティブの前記クロックイネーブル信号に反応して前記クロック発生ステージをディスエーブルにするように構成されたクロックイネーブル回路をさらに具備する、請求項6記載のクロック発生回路。
- 請求項6記載のクロック発生回路を具備する集積回路。
- 前記モード制御入力信号が正規機能動作モードおよびスキャンテストモードの実行/取込みステージの1つにある前記集積回路に反応して前記第1の状態に、そして、前記モード制御入力信号が前記スキャンテストモード、低パワーモード、および待機モードの負荷/無負荷ステージの1つにある集積回路に反応して前記第2の状態にある、請求項11記載のクロック発生回路。
- マイクロプロセッサであって、
1つまたはそれ以上のパイプラインと、なお各パイプラインはステージ間パルス化逐次蓄積素子によって分離された複数のステージを有し、そして
複数のモードにおいてクロック入力信号に対して均一の待ち時間を有するクロック信号を発生するクロック発生回路とを具備し、前記クロック発生回路は、
位相クロック入力信号とクロックチョッピング信号との論理演算を行う論理演算回路を備える単一クロック発生パスを有するクロック発生ステージと、前記クロック発生ステージは、(a)バルスモードにおいてアクティブのクロックチョッピング信号に反応して前記単一クロック発生パスを介して前記位相クロック入力信号に対して所定の待ち時間を持つパルスクロック信号をステージ間パルス化逐次蓄積素子に供給し、前記パルスクロック信号は前記論理演算回路で前記位相クロック入力信号と前記アクティブのクロックチョッピング信号との論理演算を行うことにより発生され、(b)位相モードにおいてインアクティブの前記クロックチョッピング信号に反応して位相クロック信号に反応して前記位相クロック入力信号に基づき同じ前記クロック発生パスを介して前記位相クロック入力信号に対して同じ前記所定の待ち時間を持つ位相クロック信号を前記ステージ間パルス化逐次蓄積素子に供給し、前記位相クロック信号は、前記論理演算回路で前記位相クロック入力信号と前記インアクティブのクロックチョッピング信号との論理演算を行うことにより発生されるように構成されており、
前記パルスモードにおいてイネーブルにされた時に前記クロックチョッピング信号を活性化し、そして前記位相モードにおいてイネーブルにされた時に前記クロックチョッピング信号を不活性化するように構成されたクロックチョッピングステージと、そして
前記パルスモードを示す第1の状態にあるモード制御入力信号に反応して前記パルスモードにおいて前記クロックチョッピングステージをイネーブルにし、前記位相モードを示す第2の状態にある前記モード制御入力信号に反応して前記位相モードにおいて前記クロックチョッピングステージをイネーブルにし、そしてインアクティブの複数のクロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成されたモード制御回路と、
を具備するマイクロプロセッサ。 - 前記クロックチョッピングステージは、
前記パルスモードにおいてイネーブルにされた時に前記位相クロック入力信号を通過させ、そして前記位相モードにおいてイネーブルにされた時に遅延位相クロック入力信号の発生を阻止するように構成されたゲーチング回路と、
前記位相クロック入力信号を遅延させるおよび前記位相クロック入力信号を通過させる前記ゲーチング回路に反応して前記遅延位相クロック入力信号を前記クロック発生ステージに供給し、そして前記遅延位相クロック入力信号の発生を阻止する前記ゲーチング回路に反応して前記位相クロックゲーチング信号を前記クロック発生ステージに供給するように構成された遅延素子を具備し、
前記クロックチョッピングステージは、
前記遅延素子で前記位相クロック入力信号を遅延させ、そして前記遅延素子から前記遅延位相クロック入力信号を前記クロック発生ステージに供給することによって、前記パルスモードにおいてイネーブルにされた時に前記クロックチョッピング信号を活性化し、および
前記ゲーチング回路で前記遅延位相クロック入力信号の発生を阻止し、そして前記遅延素子から位相クロックゲーチング信号を前記クロック発生ステージに供給することによって前記位相モードにおいてイネーブルにされた時に前記クロックチョッピング信号を不活性化するように構成される、
請求項13記載のマイクロプロセッサ。 - 前記モード制御回路が前記第1の状態にある前記モード制御入力信号に反応して前記パルスモードにおいて前記クロックチョッピングステージをイネーブルにし、前記第2の状態にある前記モード制御入力信号に反応して前記位相モードにおいて前記クロックチョッピングステージをイネーブルにし、そしてインアクティブの前記クロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成されたアンド・オア・インバート(AOI)論理ゲートを具備する、請求項13記載のマイクロプロセッサ。
- 前記AOI論理回路が、
インアクティブの前記クロックイネーブル信号に反応して前記クロックチョッピングステージをディスエーブルにするように構成された第1のステージと、そして
前記第1の状態にある前記モード制御入力信号に反応してパルスモードにおいて前記クロックチョッピングステージをイネーブルにするおよび前記第2の状態にある前記モード制御入力信号に反応して位相モードにおいて前記クロックチョッピングステージをイネーブルにするように構成された第2のステージと、
を具備する請求項15記載のマイクロプロセッサ。 - インアクティブの前記クロックイネーブル信号に反応して前記クロック発生ステージをディスエーブルにするように構成されたクロックイネーブル回路をさらに具備する、請求項13記載のマイクロプロセッサ。
- 前記モード制御入力信号が正規機能動作モードおよびスキャンテストモードの実行/取込みステージの1つにある前記マイクロプロセッサに反応して前記第1の状態にあるおよび前記モード制御入力信号が前記スキャンテストモード、低パワーモード、および待機モードの負荷/無負荷ステージの1つにある前記集積回路に反応して前記第2の状態にある、請求項13記載のマイクロプロセッサ。
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US7395411B2 (en) * | 2005-03-14 | 2008-07-01 | Sony Computer Entertainment Inc. | Methods and apparatus for improving processing performance by controlling latch points |
CN101841324A (zh) * | 2010-06-02 | 2010-09-22 | 四川和芯微电子股份有限公司 | 具有自动复位功能的移位分频器 |
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CN102394605A (zh) * | 2011-11-23 | 2012-03-28 | 湖南南车时代电动汽车股份有限公司 | 一种igbt试验用脉冲发生方法及装置 |
CN104780594B (zh) * | 2013-12-10 | 2019-05-14 | 马维尔国际有限公司 | 一种通信方法和装置以及用户设备 |
US10979054B1 (en) * | 2020-01-14 | 2021-04-13 | Nuvotonn Technology Corporation | Coupling of combinational logic circuits for protection against side-channel attacks |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07152454A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | 情報処理装置 |
JPH11122097A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | クロック分周回路及び論理回路装置 |
JP2000293504A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置 |
JP2004213571A (ja) * | 2003-01-08 | 2004-07-29 | Sony Corp | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
JP2004259285A (ja) * | 2003-02-27 | 2004-09-16 | Samsung Electronics Co Ltd | クロックツリー合成装置及び方法 |
US6850460B1 (en) * | 2004-05-12 | 2005-02-01 | International Business Machines Corporation | High performance programmable array local clock generator |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4851711A (en) * | 1988-02-02 | 1989-07-25 | International Business Machines Corporation | Asymmetrical clock chopper delay circuit |
EP0632384A1 (en) * | 1993-06-30 | 1995-01-04 | International Business Machines Corporation | High speed and programmable array clock generator circuit for abist semiconductor memory chips |
DE29620919U1 (de) * | 1996-12-02 | 1998-01-15 | Siemens AG, 80333 München | Schaltungsanordnung zur genauen Erfassung eines aus getakteten elektrischen Eingangsgrößen abgeleiteten Gleichstromes |
JP2001016079A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Lsi System Support Kk | チョッパ型電圧比較回路 |
US7146517B2 (en) * | 2002-05-02 | 2006-12-05 | Cray, Inc. | Clock pulse shaver with selective enable pulse width |
CN1328850C (zh) * | 2003-05-19 | 2007-07-25 | 旺宏电子股份有限公司 | 巢状斩波电路及斩断模拟输入信号以供取样的方法 |
KR100499387B1 (ko) | 2003-06-04 | 2005-07-04 | 엘지전자 주식회사 | 클럭신호의 지연을 이용한 클럭신호 위상변화 검출 장치및 방법 |
JP4242787B2 (ja) * | 2004-01-20 | 2009-03-25 | 富士通株式会社 | 情報処理装置 |
US7042672B2 (en) * | 2004-09-30 | 2006-05-09 | Agere Systems Inc. | Velocity controlled disk drive head retraction with reduced audible noise |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07152454A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | 情報処理装置 |
JPH11122097A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | クロック分周回路及び論理回路装置 |
JP2000293504A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置 |
JP2004213571A (ja) * | 2003-01-08 | 2004-07-29 | Sony Corp | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
JP2004259285A (ja) * | 2003-02-27 | 2004-09-16 | Samsung Electronics Co Ltd | クロックツリー合成装置及び方法 |
US6850460B1 (en) * | 2004-05-12 | 2005-02-01 | International Business Machines Corporation | High performance programmable array local clock generator |
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JP2006351034A (ja) | 半導体集積回路 |
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