JP2000293504A

JP2000293504A - 半導体装置

Info

Publication number: JP2000293504A
Application number: JP11099598A
Authority: JP
Inventors: Tomoya Kobayashi; 朋也小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-07
Filing date: 1999-04-07
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】使用されないクロック信号の回路ブロックへ
の供給を停止し、装置全体の電力消費及びノイズの発生
を低減させることができる半導体装置を提供する。【解決手段】ＣＰＵ１１を備えると共に複数の回路ブ
ロックを組み合わせて構成され、回路ブロックを動作さ
せる複数のクロック信号を供給するクロック供給回路１
２を有する半導体装置において、複数のクロック信号の
中の全回路ブロックで使用されないクロック信号は、ク
ロック供給回路１２からの供給を停止するクロック制御
回路１９を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、周辺の回路ブロックに複数の動作クロック信
号を供給する半導体装置に関する。

【０００２】

【従来の技術】従来、ＣＰＵ部分やクロック供給回路部
分を備えた標準回路ブロックとカスタマイズ回路ブロッ
クを組み合わせて構成された、シングルチップマイクロ
コンピュータが知られている。

【０００３】図６は、従来のシングルチップマイクロコ
ンピュータの概略構成図である。図６に示すように、シ
ングルチップマイクロコンピュータ１は、中央処理装置
（ｃｅｎｔｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ：
ＣＰＵ）２、クロック供給回路３、及び複数の回路ブロ
ック４，５，６（３個のみ図示）を有している。各回路
ブロック４，５，６には、それぞれセレクタ７ａ，７
ｂ，７ｃ、レジスタ８ａ，８ｂ，８ｃ及び回路本体９
ａ，９ｂ，９ｃが設けられている。

【０００４】クロック供給回路３は、一般的に発振器
（ｏｓｃｉｌｌａｔｏｒ：ＯＳＣ）を有し、複数のクロ
ック信号（例えば、クロックｃ１，クロックｃ２，クロ
ックｃ３）を生成・供給する機能を備えている。このク
ロック供給回路３と各回路ブロック４，５，６との間に
は、供給される複数のクロック信号に合わせて、各クロ
ック信号を各セレクタ７ａ，７ｂ，７ｃに供給する複数
のクロック供給用配線が設けられている。また、ＣＰＵ
２は、クロック供給回路３及び各回路ブロック４，５，
６に接続されている。

【０００５】各回路ブロック４，５，６は、クロック供
給回路３から供給された複数のクロック信号の中から、
回路内部の各レジスタ８ａ，８ｂ，８ｃの値により各回
路本体９ａ，９ｂ，９ｃが使用するクロック信号を選択
し、各セレクタ７ａ，７ｂ，７ｃを介してクロック信号
を切り換え、各回路本体９ａ，９ｂ，９ｃに供給する。

【０００６】このように、複数のクロック信号を備える
のは、シングルチップマイクロコンピュータ１が汎用性
を必要として、ユーザの要望に応えるため多数の回路ブ
ロックを備えており、それに合わせて様々な種類のクロ
ック信号を必要とするからである。

【０００７】特に、用途を特定しない汎用品の場合、様
々な使用状況が考えられるため、複数種類のクロック信
号を備えることは不可欠である。その上、最近は、ＣＰ
Ｕの高速動作が求められており、一方では高速のクロッ
クを必要としながらも他方ではむしろ低速のクロックを
必要とする回路ブロックもあり、１種類ではなく複数種
類のクロック周波数で回路全体を動作させる傾向にあ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、各回路
ブロック４，５，６には複数のクロック信号が供給さ
れ、そのクロック信号の中から、各回路ブロック４，
５，６毎に使用するクロック信号を選択しているため、
どの回路ブロック４，５，６においても使われないクロ
ック信号が供給されることになる。これは、使用しない
クロック信号を常時動作させることとなり、シングルチ
ップマイクロコンピュータ１全体の電力消費量及びノイ
ズの発生を増大させる。

【０００９】多数の半導体集積回路を組み合わせて使用
する場合には、特に、消費電力の低減化が大きな課題と
なっている。また、ノイズは、クロック供給回路３と各
回路ブロック４，５，６の間に設けられたクロック供給
用配線がコンデンサとなって、電荷の充・放電により発
生するので、クロックが供給されている限りノイズが発
生してしまう。

【００１０】この発明の目的は、使用されないクロック
信号の回路ブロックへの供給を停止し、装置全体の電力
消費及びノイズの発生を低減させることができる半導体
装置を提供することである。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体装置は、中央処理装置を備え
ると共に複数の回路ブロックを組み合わせて構成され、
前記回路ブロックを動作させる複数のクロック信号を供
給するクロック供給回路を有する半導体装置において、
前記複数のクロック信号の中の全回路ブロックで使用さ
れないクロック信号は、前記クロック供給回路からの供
給を停止するクロック制御手段を有することを特徴とし
ている。

【００１２】上記構成を有することにより、中央処理装
置を備えると共に複数の回路ブロックを組み合わせて構
成され、前記回路ブロックを動作させる複数のクロック
信号を供給するクロック供給回路を有する半導体装置に
おいて、クロック制御手段により、前記複数のクロック
信号の中の全回路ブロックで使用されないクロック信号
は、前記クロック供給回路からの供給を停止することが
できる。

【００１３】これにより、使用されないクロック信号の
回路ブロックへの供給が停止され、装置全体の電力消費
及びノイズの発生を低減させることができる。

【００１４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１５】図１は、この発明の第１の実施の形態に係
るマイクロコンピュータの構成図である。図１に示すよ
うに、マイクロコンピュータ（半導体装置）１０は、Ｃ
ＰＵ部分やクロック供給回路部分を備えた標準回路ブロ
ックとカスタマイズ回路ブロックを組み合わせて構成さ
れた、シングルチップマイクロコンピュータである。

【００１６】このマイクロコンピュータ１０は、ＣＰＵ
１１、クロック供給回路１２、複数の回路ブロック１
３，１４，１５（３個のみ図示）、複数のスイッチ１
６，１７，１８（３個のみ図示）、及びクロック制御回
路１９を有している。各回路ブロック１３，１４，１５
には、それぞれセレクタ２０ａ，２０ｂ，２０ｃ、レジ
スタ２１ａ，２１ｂ，２１ｃ及び回路本体２２ａ，２２
ｂ，２２ｃが設けられている。なお、スイッチは、制御
するクロック信号の数に対応して設けられる。

【００１７】クロック供給回路１２は、発振器ＯＳＣを
有し、複数のクロック信号（例えば、クロックｃ１，ク
ロックｃ２，クロックｃ３）を生成・供給する機能を備
えている。

【００１８】このクロック供給回路１２と各回路ブロッ
ク１３，１４，１５との間には、各スイッチ１６，１
７，１８を介し、供給される複数のクロック信号に合わ
せて、各クロック信号を各セレクタ２０ａ，２０ｂ，２
０ｃに供給する複数のクロック供給用配線が設けられて
いる。

【００１９】これら各スイッチ１６，１７，１８は、各
回路ブロック１３，１４，１５には設けられず、例え
ば、クロック供給回路１２と同一の回路ブロックに設け
られている。即ち、クロックｃ１，ｃ２，ｃ３の各クロ
ック信号は、各スイッチ１８，１７，１６を介してクロ
ック供給回路１２から出力され、各セレクタ２０ａ，２
０ｂ，２０ｃに入力する。

【００２０】各スイッチ１６，１７，１８には、クロッ
ク制御回路１９が接続され、クロック制御回路１９に
は、各レジスタ２１ａ，２１ｂ，２１ｃが接続されてお
り、各レジスタ２１ａ，２１ｂ，２１ｃからの出力がク
ロック制御回路１９に入力し、クロック制御回路１９か
らの出力が各スイッチ１６，１７，１８に入力する。ま
た、ＣＰＵ１１は、クロック供給回路１２及び各回路ブ
ロック１３，１４，１５に接続されている。

【００２１】各回路ブロック１３，１４，１５は、クロ
ック供給回路１２から供給された複数のクロック信号の
中から、回路内部の各レジスタ２１ａ，２１ｂ，２１ｃ
の値により各回路本体２２ａ，２２ｂ，２２ｃが使用す
るクロック信号を選択し、各セレクタ２０ａ，２０ｂ，
２０ｃを介してクロック信号を切り換え、各回路本体２
２ａ，２２ｂ，２２ｃに供給する。

【００２２】クロック制御回路１９は、各回路ブロック
１３，１４，１５のクロック信号の使用状況から、発振
器ＯＳＣから出力されるクロック信号のオン・オフを制
御する。各回路ブロック１３，１４，１５のクロック信
号の使用状況に応じて、クロック制御回路１９から出力
されたオン・オフ制御信号が、各スイッチ１６，１７，
１８に入力することにより、各スイッチ１６，１７，１
８がオン・オフ動作を行う。つまり、クロック制御回路
１９により、各回路ブロック１３，１４，１５における
クロック信号の使用・不使用が判断される。

【００２３】図２は、図１のクロック制御回路の一例を
示す構成図である。図２に示すように、クロック制御回
路１９は、３個の３入力ＯＲゲート２３ａ，２３ｂ，２
３ｃを有している。このクロック制御回路１９は、各回
路ブロック１３，１４，１５の各レジスタ２１ａ，２１
ｂ，２１ｃにおいて、各ビット毎にクロックが割り当て
られている場合の例である。

【００２４】各ビットの論理和を取る各ＯＲゲート２３
ａ，２３ｂ，２３ｃには、各レジスタ２１ａ，２１ｂ，
２１ｃからの出力がそれぞれ入力し、各ＯＲゲート２３
ａ，２３ｂ，２３ｃのゲート出力が、各スイッチ１６，
１７，１８に入力する。各レジスタ２１ａ，２１ｂ，２
１ｃのビットが立つと、それに対応するＯＲゲート２３
ａ，２３ｂ，２３ｃの出力が“１”になり、その出力が
入力しオン動作したスイッチ１６，１７，１８を介し
て、クロック信号が伝搬する。

【００２５】上記構成を有するマイクロコンピュータ１
０において、発振器ＯＳＣは、複数種類のクロック信号
を各回路ブロック１３，１４，１５に供給する。各回路
ブロック１３，１４，１５は、供給された複数種類のク
ロック信号の中から、各回路本体２２ａ，２２ｂ，２２
ｃが使用するクロック信号を選択する。

【００２６】各回路本体２２ａ，２２ｂ，２２ｃが使用
するクロック信号が選択されることにより、クロック制
御回路１９は、各回路ブロック１３，１４，１５の各レ
ジスタ２１ａ，２１ｂ，２１ｃの値から、各回路ブロッ
ク１３，１４，１５の何れでも使用されていない全ての
クロック信号を検出し、各スイッチ１６，１７，１８を
介してそのクロック信号の供給を停止する制御を行う。

【００２７】これにより、使用されていない全てのクロ
ック信号を、クロック信号の供給元であるクロック供給
回路１２が設けられた回路ブロックから供給するのを停
止することができる。即ち、作動中の全ての回路ブロッ
クがそれぞれ必要とするクロック信号は供給するが、何
れの回路ブロックでも使われていないクロック信号を選
択し、送出する必要がないものとしてクロック供給回路
１２からの供給を停止する。

【００２８】従って、クロック供給回路１２から各回路
ブロック１３，１４，１５迄のクロック供給用配線にお
ける、使用しないクロック信号によって生じる電力消費
及びノイズ発生を解消して、シングルチップマイクロコ
ンピュータ１０の消費電力及びノイズを低減することが
できる。

【００２９】図３は、この発明の第２の実施の形態に係
るクロック制御回路の構成図である。図３に示すよう
に、クロック制御回路２４は、３個の３入力ＯＲゲート
２３ａ，２３ｂ，２３ｃと、各レジスタ２１ａ，２１
ｂ，２１ｃ毎に３個ずつ９個の２入力ＡＮＤゲート２５
ａ，…，２５ｉを有している。このクロック制御回路２
４は、各回路ブロック１３，１４，１５の各レジスタ２
１ａ，２１ｂ，２１ｃの値をデコードしてクロック信号
を選択する場合の例である。

【００３０】各レジスタ２１ａ，２１ｂ，２１ｃからの
各出力は、９個のＡＮＤゲート２５ａ，…，２５ｉの内
の３個ずつに、各１入力のみ反転及び２入力非反転とし
てそれぞれ入力し、この３個ずつの各ＡＮＤゲート出力
の内の１個ずつが、各ＯＲゲート２３ａ，２３ｂ，２３
ｃにそれぞれ入力する。これら各ＯＲゲート２３ａ，２
３ｂ，２３ｃのゲート出力は、各スイッチ１６，１７，
１８に入力する。つまり、このクロック制御回路２４に
おいては、論理和を取る前に各レジスタの値をデコード
するデコーダを備えている。

【００３１】上記クロック制御回路２４を有する場合の
動作クロック信号は、真理値表に示すように、ビット１
が“０”でビット０が“０”のとき非選択、ビット１が
“０”でビット０が“１”のときクロックｃ１、ビット
１が“１”でビット０が“０”のときクロックｃ２、ビ
ット１が“１”でビット０が“１”のときクロックｃ３
となる。なお、図３の真理値表のビット１とビット０の
組合せと動作クロックとの対応関係は区別さえできれば
良く、任意に定めて良い。

【００３２】図４は、この発明の第３の実施の形態に係
るクロック制御回路の構成図である。図４に示すよう
に、クロック制御回路２６は、各レジスタ２１ａ，２１
ｂ，２１ｃ毎に設けた、３個ずつ９個の２入力ＡＮＤゲ
ート２５ａ，…，２５ｉを、クロック制御回路２６の中
に設けずクロック制御回路２６の外、即ち、各レジスタ
２１ａ，２１ｂ，２１ｃと共に各回路ブロック１３，１
４，１５に設けている。その他の構成及び作用は、クロ
ック制御回路２４（図３参照）と同様である。このとき
の真理値表の対応関係も任意に定めて良い。

【００３３】このように、デコーダを各回路ブロック１
３，１４，１５に持たせることで、クロック制御回路２
６は、ＯＲゲート２３ａ，２３ｂ，２３ｃのみの回路に
することができる。

【００３４】図５は、この発明の第４の実施の形態に係
るクロック制御回路の構成図である。図５に示すよう
に、クロック制御回路２７は、３個の３入力ＯＲゲート
２３ａ，２３ｂ，２３ｃと、各レジスタ２１ａ，２１
ｂ，２１ｃと同じ値を持つレジスタ２８ａ，２８ｂ，２
８ｃを有している。

【００３５】このクロック制御回路２７は、クロック制
御回路１９（図２参照）のように、１ビット毎にクロッ
ク信号を割り当てた場合において、クロック制御回路２
７内にレジスタを持たせた例である。各レジスタ２１
ａ，２１ｂ，２１ｃが設けられた各回路ブロック１３，
１４，１５と、各レジスタ２８ａ，２８ｂ，２８ｃが設
けられたクロック制御回路２７との間に、接続用配線は
不要である。

【００３６】このような構成にすることにより、上記各
クロック制御回路１９，２４，２６（図２，図３，図４
参照）のような構成においては、回路ブロック及びクロ
ック信号の数が多い場合、各回路ブロックとクロック制
御回路の間の配線本数が莫大になってしまうが、これを
回避することができるので、配線を容易にすることがで
きる。

【００３７】このように、この発明によれば、複数のク
ロック信号から動作クロック信号を選択する機能を有す
る回路ブロックを搭載しているシングルチップマイクロ
コンピュータ１０において、全ての回路ブロックで使用
されていないクロック信号を、供給元であるクロック供
給回路１２からの供給停止により供給しないことで、装
置全体の電力消費及びノイズの発生を低減させることが
できる。

【００３８】また、クロック信号の使用又は不使用を指
定するレジスタが、クロック供給回路１２の周辺の各周
辺回路ブロックに備えられており、このレジスタへのク
ロック使用状態を指定する指定情報の書き込みは、ＣＰ
Ｕ１１又は外部信号又は手動入力等による書き込み命令
によって行うことができる。レジスタへの記憶は、１ビ
ットで１クロックと決める、或いは数値により必要なク
ロックのあり方を決めることにより行う。

【００３９】なお、上記実施の形態においては、シング
ルチップマイクロコンピュータ１０の場合について説明
したが、シングルチップに限らず、また、ＡＳＩＣやメ
モリ等でも良い。また、半導体集積回路に限るものでも
なく、複数のクロック信号を使用する回路であればよ
い。また、クロック制御回路を、ＣＰＵ１１とは別にＣ
ＰＵ１１の外に設けているが、ＣＰＵ１１の中に取り込
んでもよい。

【００４０】

【発明の効果】以上説明したように、この発明によれ
ば、中央処理装置を備えると共に複数の回路ブロックを
組み合わせて構成され、前記回路ブロックを動作させる
複数のクロック信号を供給するクロック供給回路を有す
る半導体装置において、クロック制御手段により、複数
のクロック信号の中の全回路ブロックで使用されないク
ロック信号は、クロック供給回路からの供給を停止する
ことができるので、使用されないクロック信号の回路ブ
ロックへの供給が停止され、装置全体の電力消費及びノ
イズの発生を低減させることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係るマイクロコ
ンピュータの構成図である。

【図２】図１のクロック制御回路の一例を示す構成図で
ある。

【図３】この発明の第２の実施の形態に係るクロック制
御回路の構成図である。

【図４】この発明の第３の実施の形態に係るクロック制
御回路の構成図である。

【図５】この発明の第４の実施の形態に係るクロック制
御回路の構成図である。

【図６】従来のシングルチップマイクロコンピュータの
概略構成図である。

【符号の説明】

１０マイクロコンピュータ１１ＣＰＵ１２クロック供給回路１３，１４，１５回路ブロック１６，１７，１８スイッチ１９，２４，２６，２７クロック制御回路２０ａ，２０ｂ，２０ｃセレクタ２１ａ，２１ｂ，２１ｃ，２８ａ，２８ｂ，２８ｃレ
ジスタ２２ａ，２２ｂ，２２ｃ回路本体２３ａ，２３ｂ，２３ｃＯＲゲート２５ａ，…，２５ｉＡＮＤゲートＯＳＣ発振器

Claims

【特許請求の範囲】

【請求項１】中央処理装置を備えると共に複数の回路ブ
ロックを組み合わせて構成され、前記回路ブロックを動
作させる複数のクロック信号を供給するクロック供給回
路を有する半導体装置において、前記複数のクロック信号の中の全回路ブロックで使用さ
れないクロック信号は、前記クロック供給回路からの供
給を停止するクロック制御手段を有することを特徴とす
る半導体装置。
【請求項２】前記クロック制御手段は、作動中の全ての
回路ブロックがそれぞれ使用するクロック信号を供給す
ると共に、全回路ブロックで使用されないクロック信号
を選択しその供給を停止することを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記クロック制御手段は、クロック信号が
供給される回路ブロックとは別に設けられ前記クロック
供給回路からの前記複数のクロック信号の個々の出力を
オン・オフするスイッチ手段を制御することを特徴とす
る請求項１または２に記載の半導体装置。
【請求項４】前記スイッチ手段は、前記クロック供給回
路の回路ブロックに設けられていることを特徴とする請
求項３に記載の半導体装置。
【請求項５】前記複数のクロック信号それぞれの使用或
いは不使用を指定する指定情報を前記クロック制御手段
に出力するレジスタが、前記複数の回路ブロックのそれ
ぞれに備えられていることを特徴とする請求項１から４
のいずれかに記載の半導体装置。
【請求項６】前記指定情報の前記レジスタへの書き込み
は、前記中央処理装置又は外部信号又は手動入力による
書き込み命令により行われることを特徴とする請求項５
に記載の半導体装置。
【請求項７】セレクタ、レジスタ及び回路本体を有する
複数の回路ブロックと、前記回路ブロックを動作させる複数のクロック信号を供
給するクロック供給回路と、前記複数のクロック信号の中の全回路ブロックで使用さ
れないクロック信号は、前記クロック供給回路からの供
給を停止するクロック制御手段と、前記クロック信号が供給される回路ブロックとは別に設
けられ、前記クロック制御手段に制御されて前記クロッ
ク供給回路からの前記複数のクロック信号の個々の出力
をオン・オフするスイッチ手段と、前記複数の回路ブロック及び前記クロック供給回路に制
御信号を出力する中央処理装置とを有することを特徴と
する半導体装置。
【請求項８】前記クロック制御手段は、各ビット毎にク
ロック信号を割り当てた場合に、前記各レジスタにおけ
る各ビットの論理和を取り演算結果を前記各スイッチ手
段に出力するＯＲゲートを有することを特徴とする請求
項７に記載の半導体装置。
【請求項９】前記クロック制御手段は、論理和を取る前
に前記各レジスタの値をデコードするデコーダを備える
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】前記デコーダを、前記複数の回路ブロッ
クに設けたことを特徴とする請求項８に記載の半導体装
置。
【請求項１１】前記クロック制御手段は、前記各レジス
タと同じ値を持つレジスタを備えることを特徴とする請
求項８に記載の半導体装置。