JP2004206480A - 半導体集積回路 - Google Patents
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Abstract
【課題】処理内容に適した周波数のクロック信号を用いることにより、消費電力を低減することの可能な半導体集積回路を提供する。
【解決手段】この半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段４１、４２、・・・と、命令信号を解読して制御信号及びクロック選択信号を出力する解読手段１０と、解読手段から出力されたクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段５０と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段６１、６２、・・・とを具備する。
【選択図】 図１
【解決手段】この半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段４１、４２、・・・と、命令信号を解読して制御信号及びクロック選択信号を出力する解読手段１０と、解読手段から出力されたクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段５０と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段６１、６２、・・・とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵを含む半導体集積回路に関し、特に、ＣＰＵにおける消費電力を低減させることが可能な半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、クロック信号に同期して動作するＣＰＵ及びその他の回路を含む半導体集積回路において、クロック信号の周波数は、システムの仕様により固定されていた。また、分周回路を切り換えてクロック信号の周波数を設定できる半導体集積回路においても、クロック信号の周波数が一旦設定されると、クロック信号の周波数は固定されていた。
【０００３】
ところで、ＣＰＵにおいては、実行する命令によって、必要とされる動作速度は異なる。しかしながら、必要とされる動作速度が遅い命令を実行する場合においても、命令実行部に入力されるクロック信号の周波数は固定されているので、消費電力を抑えることができないという問題があった。そこで、無駄な消費電力を抑える技術が検討されている。
【０００４】
下記の特許文献１には、演算に要する時間のみ高速化してクロックの周波数を高くしメモリーや結果の表示はクロックの周波数を落として消費電力を激減できる小型計算機について述べられている。この小型計算機においては、演算中信号に基づいて、演算に要する時間以外では、分周段で落とされたクロックの周波数を用いることにより、消費電力を減少させている。
【０００５】
しかしながら、このような計算機においては、小型計算機の演算ボタンを押下する等により演算中信号を生成しており、命令の種類に応じてクロック信号の周波数を変化させることはできない。
【０００６】
また、特許文献２には、中央処理装置の処理が停止され、補助処理装置の処理を駆動するクロック信号の周波数が低く抑えられたサスペンド・モード時において、補助処理装置は、割り込み等に応じた処理を可能とするために、供給されるクロック信号の周波数を高めるための制御を制御レジスタに対し行う情報処理装置について述べられている。この情報処理装置においては、動作モードとして、通常の処理や制御が行われる通常モードと、消費電力の削減のために処理や制御が制限されるサスペンド・モードとを有し、中央処理装置が制御レジスタを制御することにより、サスペンド・モード時に使用されるクロック信号の周波数を通常モード時に使用されるクロック信号の周波数よりも低くし、補助処理装置によって演算や制御を行うことで消費電力の削減を行っている。
【０００７】
しかしながら、特許文献２によれば、通常モード又はサスペンド・モード時における複数種類の処理に、それぞれ同一の周波数のクロック信号を用いているので、各モード時における各処理に適した周波数のクロック信号を用いることはできない。
【０００８】
【特許文献１】
特開昭５２−１４４９３８号公報 （第１頁、第１図）
【特許文献２】
特開平１０−２７０３７号公報 （第１頁、図１）
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、処理内容に適した周波数のクロック信号を用いることにより、消費電力をさらに低減することが可能な半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、命令信号を解読して制御信号及びクロック選択信号を出力する解読手段と、解読手段から出力されたクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段とを具備する。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、命令信号を解読して制御信号及び分周比選択信号を出力する解読手段と、複数のクロック選択信号を格納するレジスタと、解読手段から出力される分周比選択信号に従って、レジスタに格納されている複数のクロック選択信号の１つを選択して出力する分周比選択手段と、分周比選択手段から出力されるクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段とを具備する。
【００１２】
ここで、解読手段が、命令信号を解読して得られる数列を分解し、複数のクロック選択信号として前記レジスタに供給するようにしても良い。
【００１３】
本発明によれば、処理内容に適した周波数のクロック信号を用いることにより、消費電力をさらに低減することが可能である。
【００１４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。図１に示すように、この半導体集積回路は、命令信号を解読（デコード）してマシン語（２進数列）を生成し、そのマシン語に基づいて実行部制御信号とクロック選択信号とを生成して出力する命令解読部１０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００１５】
次に、本実施形態に係る半導体集積回路の動作について説明する。
例えば、「加算」を意味する命令を含む命令信号が、命令解読部１０に入力されたとする。命令解読部１０は、命令信号を解読し、「加算」の場合には、クロック選択信号を「００１１」としてマルチプレクサ５０に出力する。
【００１６】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られる分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。
【００１７】
命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。例えば、命令実行部６１、６２、・・・は、「２と３との加算」を表す実行部制御信号が入力された場合に、２＋３＝５という計算を、４分周されたクロック信号に同期して行う。
【００１８】
ここで、命令実行部に入力される分周クロック信号の周波数は、命令内容に基づいて求められる処理速度に応じて決定され、この例のように、加算の場合には、命令実行部において行う処理数が少ないため、処理速度を落とすことによって消費電力を抑えている。
【００１９】
同様に、「乗算」の場合には、命令解読部１０は、クロック選択信号を「０００１」としてマルチプレクサ５０に出力する。マルチプレクサ５０は、クロック選択信号「０００１」に従って、２分周回路４１においてクロック信号を２分周して得られた分周クロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、２分周された分周クロック信号に同期して、実行部制御信号に従って乗算処理を行う。
【００２０】
「読み出し」の場合には、命令解読部１０は、クロック選択信号を「００００」としてマルチプレクサ５０に出力する。マルチプレクサ５０は、クロック選択信号「００００」に従って、分周されていないクロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、分周されていないクロック信号に同期して、実行部制御信号に従って読み出し処理を行う。
【００２１】
このように、本実施形態によれば、命令実行部における処理内容に応じて、周波数の異なるクロック信号及び複数の分周クロック信号の内のいずれかを用いることにより、消費電力を低減することが可能である。
【００２２】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。図２に示すように、この半導体集積回路は、命令信号を解読してマシン語を生成し、そのマシン語に基づいて実行部制御信号と分周比選択信号とを生成して出力する命令解読部１１と、それぞれ異なるクロック選択信号を格納する複数のクロック選択信号格納部２１、２２、・・・を含むレジスタ２０と、分周比選択信号に従って、レジスタ２０に格納されている複数のクロック選択信号の内の１つを選択して出力するマルチプレクサ３０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００２３】
次に、本実施形態に係る半導体集積回路の動作について説明する。
例えば、「加算」を意味する命令を含む命令信号が、命令解読部１１に入力されたとする。命令解読部１１は、命令信号を解読し、「加算」の場合には、分周比選択信号を「００１１」としてマルチプレクサ３０に出力する。
【００２４】
ここで、レジスタ２０のクロック選択信号格納部２１、２２、２３、２４、・・・には、予め、「００００」、「０００１」、「００１０」、「００１１」、・・・のクロック選択信号が格納されている。マルチプレクサ３０は、分周比選択信号「００１１」に従って、クロック選択格納部２４に格納されているクロック選択信号「００１１」を出力する。
【００２５】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られた分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。
【００２６】
ここで、命令内容に基づいて処理速度を落とすことによって、消費電力を抑えている。さらに、クロック選択信号を生成するためにレジスタ２０及びマルチプレクサ３０を用いることにより、マルチプレクサ５０におけるクロック信号の選択動作を安定させている。
【００２７】
同様に、「乗算」の場合には、命令解読部１１は、分周比選択信号を「０００１」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「０００１」に従って、クロック選択格納部２２に格納されているクロック選択信号「０００１」を出力する。
【００２８】
マルチプレクサ５０は、クロック選択信号「０００１」に従って、２分周回路４１においてクロック信号を２分周して得られた分周クロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、２分周された分周クロック信号に同期して、実行部制御信号に従って乗算処理を行う。
【００２９】
「読み出し」の場合には、命令解読部１１は、分周比選択信号を「００００」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「００００」に従って、クロック選択格納部２１に格納されているクロック選択信号「００００」を出力する。
【００３０】
マルチプレクサ５０は、クロック選択信号「００００」に従って、分周されていないクロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、分周されていないクロック信号に同期して、実行部制御信号に従って読み出し処理を行う。
【００３１】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。図３に示すように、この半導体集積回路は、命令信号を解読してマシン語を生成し、そのマシン語に基づいて実行部制御信号と分周比選択信号とを生成して出力すると共に、マシン語を分割して複数のクロック選択信号として出力する命令解読部１１と、命令解読部１１から出力されたクロック選択信号を格納するクロック選択信号格納部２６及び２７を含むレジスタ２５と、分周比選択信号に従って、レジスタ２０に格納されている複数のクロック選択信号の内の１つを選択して出力するマルチプレクサ３０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００３２】
次に、本実施形態に係る半導体集積回路の動作について説明する。ここでは、マシン語を８ビットとし、マシン語の一部によって構成されるクロック選択信号を４ビットとする。
【００３３】
命令解読部１１は、例えば、「加算」を意味する命令を含む命令信号を解読したマシン語が「１０１０００１１」であるとすると、マシン語「１０１０００１１」を上位から順に４ビットずつに分割し、「１０１０」と「００１１」のクロック選択信号をレジスタ２０に出力する。
【００３４】
レジスタ２０に入力されたクロック選択信号「１０１０」及び「００１１」は、クロック選択信号格納部２６及び２７に格納され、マルチプレクサ３０に出力される。
【００３５】
また、命令解読部１１は、命令信号を解読し、「加算」の場合には、分周比選択信号を「１」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「１」に従って、クロック選択信号格納部２７に格納されているクロック選択信号「００１１」を選択してマルチプレクサ５０に出力する。
【００３６】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られた分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。
【００３７】
同様に、「書き込み」、「読み出し」及び「減算」等の場合には、例えば、「書き込み」、「読み出し」及び「減算」を意味する命令を含む命令信号をデコードしたマシン語が、それぞれ、「１００１００００」、「００１１００００」及び「００１１１１１１」であるとする。
【００３８】
「書き込み」の場合には、分周比選択信号「１」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２７に格納されている下位ビットの「００００」を選択し、マルチプレクサ５０において分周されていないクロック信号を選択する。
【００３９】
「読み出し」の場合には、分周比選択信号「１」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２７に格納されている下位ビットの「００００」を選択し、マルチプレクサ５０において分周されていないクロック信号を選択する。
【００４０】
「減算」の場合には、分周比選択信号「０」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２６に格納されている上位ビットの「００１１」を選択し、「加算」と同様に４分周された分周クロック信号を選択する。
【００４１】
このように、命令実行部に入力する分周クロック信号は、命令内容に従って求められる処理速度によって決定されることによって消費電力を抑えている。さらに、クロック選択信号格納部の数を低減することにより、回路素子数及び基板面積を抑えている。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示す図。
【図３】本発明の第３の実施形態に係る半導体集積回路の構成を示す図。
【符号の説明】
１０、１１ 命令解読部、 ２０、２５ レジスタ、 ２１〜２４、２６、２７ クロック選択信号格納部、 ３０、５０ マルチプレクサ、 ４１ ２分周回路、 ４２ ３分周回路、 ４３ ４分周回路、 ６１〜６４ 命令実行部
【発明の属する技術分野】
本発明は、ＣＰＵを含む半導体集積回路に関し、特に、ＣＰＵにおける消費電力を低減させることが可能な半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、クロック信号に同期して動作するＣＰＵ及びその他の回路を含む半導体集積回路において、クロック信号の周波数は、システムの仕様により固定されていた。また、分周回路を切り換えてクロック信号の周波数を設定できる半導体集積回路においても、クロック信号の周波数が一旦設定されると、クロック信号の周波数は固定されていた。
【０００３】
ところで、ＣＰＵにおいては、実行する命令によって、必要とされる動作速度は異なる。しかしながら、必要とされる動作速度が遅い命令を実行する場合においても、命令実行部に入力されるクロック信号の周波数は固定されているので、消費電力を抑えることができないという問題があった。そこで、無駄な消費電力を抑える技術が検討されている。
【０００４】
下記の特許文献１には、演算に要する時間のみ高速化してクロックの周波数を高くしメモリーや結果の表示はクロックの周波数を落として消費電力を激減できる小型計算機について述べられている。この小型計算機においては、演算中信号に基づいて、演算に要する時間以外では、分周段で落とされたクロックの周波数を用いることにより、消費電力を減少させている。
【０００５】
しかしながら、このような計算機においては、小型計算機の演算ボタンを押下する等により演算中信号を生成しており、命令の種類に応じてクロック信号の周波数を変化させることはできない。
【０００６】
また、特許文献２には、中央処理装置の処理が停止され、補助処理装置の処理を駆動するクロック信号の周波数が低く抑えられたサスペンド・モード時において、補助処理装置は、割り込み等に応じた処理を可能とするために、供給されるクロック信号の周波数を高めるための制御を制御レジスタに対し行う情報処理装置について述べられている。この情報処理装置においては、動作モードとして、通常の処理や制御が行われる通常モードと、消費電力の削減のために処理や制御が制限されるサスペンド・モードとを有し、中央処理装置が制御レジスタを制御することにより、サスペンド・モード時に使用されるクロック信号の周波数を通常モード時に使用されるクロック信号の周波数よりも低くし、補助処理装置によって演算や制御を行うことで消費電力の削減を行っている。
【０００７】
しかしながら、特許文献２によれば、通常モード又はサスペンド・モード時における複数種類の処理に、それぞれ同一の周波数のクロック信号を用いているので、各モード時における各処理に適した周波数のクロック信号を用いることはできない。
【０００８】
【特許文献１】
特開昭５２−１４４９３８号公報 （第１頁、第１図）
【特許文献２】
特開平１０−２７０３７号公報 （第１頁、図１）
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、処理内容に適した周波数のクロック信号を用いることにより、消費電力をさらに低減することが可能な半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、命令信号を解読して制御信号及びクロック選択信号を出力する解読手段と、解読手段から出力されたクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段とを具備する。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、命令信号を解読して制御信号及び分周比選択信号を出力する解読手段と、複数のクロック選択信号を格納するレジスタと、解読手段から出力される分周比選択信号に従って、レジスタに格納されている複数のクロック選択信号の１つを選択して出力する分周比選択手段と、分周比選択手段から出力されるクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、動作クロック信号選択手段から出力される動作クロック信号に同期して、解読手段から出力される制御信号に従って命令を実行する命令実行手段とを具備する。
【００１２】
ここで、解読手段が、命令信号を解読して得られる数列を分解し、複数のクロック選択信号として前記レジスタに供給するようにしても良い。
【００１３】
本発明によれば、処理内容に適した周波数のクロック信号を用いることにより、消費電力をさらに低減することが可能である。
【００１４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。図１に示すように、この半導体集積回路は、命令信号を解読（デコード）してマシン語（２進数列）を生成し、そのマシン語に基づいて実行部制御信号とクロック選択信号とを生成して出力する命令解読部１０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００１５】
次に、本実施形態に係る半導体集積回路の動作について説明する。
例えば、「加算」を意味する命令を含む命令信号が、命令解読部１０に入力されたとする。命令解読部１０は、命令信号を解読し、「加算」の場合には、クロック選択信号を「００１１」としてマルチプレクサ５０に出力する。
【００１６】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られる分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。
【００１７】
命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。例えば、命令実行部６１、６２、・・・は、「２と３との加算」を表す実行部制御信号が入力された場合に、２＋３＝５という計算を、４分周されたクロック信号に同期して行う。
【００１８】
ここで、命令実行部に入力される分周クロック信号の周波数は、命令内容に基づいて求められる処理速度に応じて決定され、この例のように、加算の場合には、命令実行部において行う処理数が少ないため、処理速度を落とすことによって消費電力を抑えている。
【００１９】
同様に、「乗算」の場合には、命令解読部１０は、クロック選択信号を「０００１」としてマルチプレクサ５０に出力する。マルチプレクサ５０は、クロック選択信号「０００１」に従って、２分周回路４１においてクロック信号を２分周して得られた分周クロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、２分周された分周クロック信号に同期して、実行部制御信号に従って乗算処理を行う。
【００２０】
「読み出し」の場合には、命令解読部１０は、クロック選択信号を「００００」としてマルチプレクサ５０に出力する。マルチプレクサ５０は、クロック選択信号「００００」に従って、分周されていないクロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、分周されていないクロック信号に同期して、実行部制御信号に従って読み出し処理を行う。
【００２１】
このように、本実施形態によれば、命令実行部における処理内容に応じて、周波数の異なるクロック信号及び複数の分周クロック信号の内のいずれかを用いることにより、消費電力を低減することが可能である。
【００２２】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。図２に示すように、この半導体集積回路は、命令信号を解読してマシン語を生成し、そのマシン語に基づいて実行部制御信号と分周比選択信号とを生成して出力する命令解読部１１と、それぞれ異なるクロック選択信号を格納する複数のクロック選択信号格納部２１、２２、・・・を含むレジスタ２０と、分周比選択信号に従って、レジスタ２０に格納されている複数のクロック選択信号の内の１つを選択して出力するマルチプレクサ３０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００２３】
次に、本実施形態に係る半導体集積回路の動作について説明する。
例えば、「加算」を意味する命令を含む命令信号が、命令解読部１１に入力されたとする。命令解読部１１は、命令信号を解読し、「加算」の場合には、分周比選択信号を「００１１」としてマルチプレクサ３０に出力する。
【００２４】
ここで、レジスタ２０のクロック選択信号格納部２１、２２、２３、２４、・・・には、予め、「００００」、「０００１」、「００１０」、「００１１」、・・・のクロック選択信号が格納されている。マルチプレクサ３０は、分周比選択信号「００１１」に従って、クロック選択格納部２４に格納されているクロック選択信号「００１１」を出力する。
【００２５】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られた分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。
【００２６】
ここで、命令内容に基づいて処理速度を落とすことによって、消費電力を抑えている。さらに、クロック選択信号を生成するためにレジスタ２０及びマルチプレクサ３０を用いることにより、マルチプレクサ５０におけるクロック信号の選択動作を安定させている。
【００２７】
同様に、「乗算」の場合には、命令解読部１１は、分周比選択信号を「０００１」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「０００１」に従って、クロック選択格納部２２に格納されているクロック選択信号「０００１」を出力する。
【００２８】
マルチプレクサ５０は、クロック選択信号「０００１」に従って、２分周回路４１においてクロック信号を２分周して得られた分周クロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、２分周された分周クロック信号に同期して、実行部制御信号に従って乗算処理を行う。
【００２９】
「読み出し」の場合には、命令解読部１１は、分周比選択信号を「００００」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「００００」に従って、クロック選択格納部２１に格納されているクロック選択信号「００００」を出力する。
【００３０】
マルチプレクサ５０は、クロック選択信号「００００」に従って、分周されていないクロック信号を選択し、これを命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、分周されていないクロック信号に同期して、実行部制御信号に従って読み出し処理を行う。
【００３１】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。図３に示すように、この半導体集積回路は、命令信号を解読してマシン語を生成し、そのマシン語に基づいて実行部制御信号と分周比選択信号とを生成して出力すると共に、マシン語を分割して複数のクロック選択信号として出力する命令解読部１１と、命令解読部１１から出力されたクロック選択信号を格納するクロック選択信号格納部２６及び２７を含むレジスタ２５と、分周比選択信号に従って、レジスタ２０に格納されている複数のクロック選択信号の内の１つを選択して出力するマルチプレクサ３０と、クロック信号を分周し、それぞれ２分周、３分周、４分周、・・・の複数の分周クロック信号を生成する２分周回路４１、３分周回路４２、４分周回路４３、・・・と、クロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力するマルチプレクサ５０と、動作クロック信号に同期して、実行部制御信号に従って命令を実行する複数の命令実行部６１、６２、・・・とによって構成される。
【００３２】
次に、本実施形態に係る半導体集積回路の動作について説明する。ここでは、マシン語を８ビットとし、マシン語の一部によって構成されるクロック選択信号を４ビットとする。
【００３３】
命令解読部１１は、例えば、「加算」を意味する命令を含む命令信号を解読したマシン語が「１０１０００１１」であるとすると、マシン語「１０１０００１１」を上位から順に４ビットずつに分割し、「１０１０」と「００１１」のクロック選択信号をレジスタ２０に出力する。
【００３４】
レジスタ２０に入力されたクロック選択信号「１０１０」及び「００１１」は、クロック選択信号格納部２６及び２７に格納され、マルチプレクサ３０に出力される。
【００３５】
また、命令解読部１１は、命令信号を解読し、「加算」の場合には、分周比選択信号を「１」としてマルチプレクサ３０に出力する。マルチプレクサ３０は、分周比選択信号「１」に従って、クロック選択信号格納部２７に格納されているクロック選択信号「００１１」を選択してマルチプレクサ５０に出力する。
【００３６】
マルチプレクサ５０は、クロック選択信号「００１１」に従って、４分周回路４３においてクロック信号を４分周して得られた分周クロック信号を選択し、命令実行部６１、６２、・・・に出力する。命令実行部６１、６２、・・・は、４分周された分周クロック信号に同期して、実行部制御信号に従って加算処理を行う。
【００３７】
同様に、「書き込み」、「読み出し」及び「減算」等の場合には、例えば、「書き込み」、「読み出し」及び「減算」を意味する命令を含む命令信号をデコードしたマシン語が、それぞれ、「１００１００００」、「００１１００００」及び「００１１１１１１」であるとする。
【００３８】
「書き込み」の場合には、分周比選択信号「１」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２７に格納されている下位ビットの「００００」を選択し、マルチプレクサ５０において分周されていないクロック信号を選択する。
【００３９】
「読み出し」の場合には、分周比選択信号「１」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２７に格納されている下位ビットの「００００」を選択し、マルチプレクサ５０において分周されていないクロック信号を選択する。
【００４０】
「減算」の場合には、分周比選択信号「０」をマルチプレクサ３０に入力することにより、クロック選択信号格納部２６に格納されている上位ビットの「００１１」を選択し、「加算」と同様に４分周された分周クロック信号を選択する。
【００４１】
このように、命令実行部に入力する分周クロック信号は、命令内容に従って求められる処理速度によって決定されることによって消費電力を抑えている。さらに、クロック選択信号格納部の数を低減することにより、回路素子数及び基板面積を抑えている。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示す図。
【図３】本発明の第３の実施形態に係る半導体集積回路の構成を示す図。
【符号の説明】
１０、１１ 命令解読部、 ２０、２５ レジスタ、 ２１〜２４、２６、２７ クロック選択信号格納部、 ３０、５０ マルチプレクサ、 ４１ ２分周回路、 ４２ ３分周回路、 ４３ ４分周回路、 ６１〜６４ 命令実行部
Claims (3)
- クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、
命令信号を解読して制御信号及びクロック選択信号を出力する解読手段と、
前記解読手段から出力されたクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、
前記動作クロック信号選択手段から出力される動作クロック信号に同期して、前記解読手段から出力される制御信号に従って命令を実行する命令実行手段と、を具備する半導体集積回路。 - クロック信号を分周することにより、複数の周波数をそれぞれ有する複数の分周クロック信号を生成する分周クロック信号生成手段と、
命令信号を解読して制御信号及び分周比選択信号を出力する解読手段と、
複数のクロック選択信号を格納するレジスタと、
前記解読手段から出力される分周比選択信号に従って、前記レジスタに格納されている複数のクロック選択信号の１つを選択して出力する分周比選択手段と、前記分周比選択手段から出力されるクロック選択信号に従って、クロック信号及び複数の分周クロック信号の内の１つを選択することにより動作クロック信号を出力する動作クロック信号選択手段と、
前記動作クロック信号選択手段から出力される動作クロック信号に同期して、前記解読手段から出力される制御信号に従って命令を実行する命令実行手段と、を具備する半導体集積回路。 - 前記解読手段が、命令信号を解読して得られる数列を分解し、複数のクロック選択信号として前記レジスタに供給する、請求項２記載の半導体集積回路。
Priority Applications (1)
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|---|---|---|---|
| JP2002375576A JP2004206480A (ja) | 2002-12-25 | 2002-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002375576A JP2004206480A (ja) | 2002-12-25 | 2002-12-25 | 半導体集積回路 |
Publications (1)
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| JP2004206480A true JP2004206480A (ja) | 2004-07-22 |
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Family Applications (1)
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|---|---|---|---|
| JP2002375576A Withdrawn JP2004206480A (ja) | 2002-12-25 | 2002-12-25 | 半導体集積回路 |
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| Country | Link |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104721A (ja) * | 2007-10-24 | 2009-05-14 | Nec Electronics Corp | Ｄｄｒメモリコントローラ及び半導体装置 |
| JP2010282399A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | クロック切替回路 |
| US8928385B2 (en) | 2011-12-12 | 2015-01-06 | Samsung Electronics Co., Ltd. | Methods of controlling clocks in system on chip including function blocks, systems on chips and semiconductor systems including the same |
| US9275711B2 (en) | 2013-12-30 | 2016-03-01 | Samsung Electronics Co., Ltd. | Command processing circuit, memory device and memory system including the same |
| KR101623887B1 (ko) | 2014-06-25 | 2016-05-24 | 한국전기연구원 | 대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터 |
-
2002
- 2002-12-25 JP JP2002375576A patent/JP2004206480A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104721A (ja) * | 2007-10-24 | 2009-05-14 | Nec Electronics Corp | Ｄｄｒメモリコントローラ及び半導体装置 |
| JP2010282399A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | クロック切替回路 |
| US8928385B2 (en) | 2011-12-12 | 2015-01-06 | Samsung Electronics Co., Ltd. | Methods of controlling clocks in system on chip including function blocks, systems on chips and semiconductor systems including the same |
| US9054680B2 (en) | 2011-12-12 | 2015-06-09 | Samsung Electronics Co., Ltd. | Methods of controlling clocks in system on chip including function blocks, systems on chips and semiconductor systems including the same |
| US9275711B2 (en) | 2013-12-30 | 2016-03-01 | Samsung Electronics Co., Ltd. | Command processing circuit, memory device and memory system including the same |
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