JPH07281782A - クロック制御回路 - Google Patents
クロック制御回路Info
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- JPH07281782A JPH07281782A JP6068423A JP6842394A JPH07281782A JP H07281782 A JPH07281782 A JP H07281782A JP 6068423 A JP6068423 A JP 6068423A JP 6842394 A JP6842394 A JP 6842394A JP H07281782 A JPH07281782 A JP H07281782A
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- 230000005540 biological transmission Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 17
- 238000001514 detection method Methods 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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-
- G—PHYSICS
- G04—HOROLOGY
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- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
- G04G19/12—Arrangements for reducing power consumption during storage
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 サブクロック選択時のウェイト状態で、一層
の低消費電力化を図ることを目的とする。 【構成】 サブクロック選択時にメインクロックを停止
する手段と、ウェイト中にシステムクロックを必要とし
ない周辺回路へはクロックの供給停止を行う手段および
その制御を行うウェイト制御手段を持たせる。 【効果】 この発明によれば、ウェイト中にクロックを
遮断すると、ウェイト中の消費電力を著しく低減する。
の低消費電力化を図ることを目的とする。 【構成】 サブクロック選択時にメインクロックを停止
する手段と、ウェイト中にシステムクロックを必要とし
ない周辺回路へはクロックの供給停止を行う手段および
その制御を行うウェイト制御手段を持たせる。 【効果】 この発明によれば、ウェイト中にクロックを
遮断すると、ウェイト中の消費電力を著しく低減する。
Description
【０００１】
【産業上の利用分野】この発明は、高速動作用のメイン
発振回路と、低速動作用のサブ発振回路の２組の発振回
路を持ち、これらで発生させるクロックをシステムクロ
ックとして一方を選択するマイクロコンピュータ（以
下、マイコンと称す）に内蔵させるクロック制御回路の
低消費電力化に関する。
発振回路と、低速動作用のサブ発振回路の２組の発振回
路を持ち、これらで発生させるクロックをシステムクロ
ックとして一方を選択するマイクロコンピュータ（以
下、マイコンと称す）に内蔵させるクロック制御回路の
低消費電力化に関する。
【０００２】
【従来の技術】従来、時計機能を必要とするマイコン
や、通常の高速動作の他にも低速で動作し、かつ消費電
力を抑えた動作が要求されるマイコンには、通常の高速
動作用のメインクロック発振回路（一般に発振周波数１
ＭHz以上）とは別に、低速のサブクロック発振回路（発
振周波数32ＫHz等）を内蔵するものがある。通常、この
種のマイコンでは、高速動作時には高速のメインクロッ
クをマイコンのシステムクロックとして用いる。一方、
低速動作時には、高速のメインクロックを分周して使用
するのではなく、低速のサブクロックを選択使用すると
ともに、メインクロックを低消費電力化を図るため、こ
の発振を停止する機能をあわせ持っている。
や、通常の高速動作の他にも低速で動作し、かつ消費電
力を抑えた動作が要求されるマイコンには、通常の高速
動作用のメインクロック発振回路（一般に発振周波数１
ＭHz以上）とは別に、低速のサブクロック発振回路（発
振周波数32ＫHz等）を内蔵するものがある。通常、この
種のマイコンでは、高速動作時には高速のメインクロッ
クをマイコンのシステムクロックとして用いる。一方、
低速動作時には、高速のメインクロックを分周して使用
するのではなく、低速のサブクロックを選択使用すると
ともに、メインクロックを低消費電力化を図るため、こ
の発振を停止する機能をあわせ持っている。
【０００３】さらに低消費電力化を図るために、例え
ば、ある一定時間間隔での処理動作や外部要因（外部割
込み等）が発生するまではＣＰＵでの処理動作が必要な
く、外部要因発生時以外の時間は、ＣＰＵを停止（待機
状態）可能な応用分野の場合には、発振回路は停止させ
ないが、ＣＰＵへのクロック供給は停止するというウェ
イト機能（又はホールト機能。この状態をウェイト状態
と言う。）を持つものもある。この場合、マイコンの消
費電力はＣＰＵの通常動作時の２〜４割程度となる。
ば、ある一定時間間隔での処理動作や外部要因（外部割
込み等）が発生するまではＣＰＵでの処理動作が必要な
く、外部要因発生時以外の時間は、ＣＰＵを停止（待機
状態）可能な応用分野の場合には、発振回路は停止させ
ないが、ＣＰＵへのクロック供給は停止するというウェ
イト機能（又はホールト機能。この状態をウェイト状態
と言う。）を持つものもある。この場合、マイコンの消
費電力はＣＰＵの通常動作時の２〜４割程度となる。
【０００４】上記２つの機能を同時に実現させることに
より、ＣＰＵを停止可能な待機期間には、サブクロック
のみを発振させておいて、メインクロックを発振停止
し、ＣＰＵへのクロック供給をも停止でき、さらに低消
費電力化が図れる。ことに、電池を電源とし、電源ＯＮ
状態での待ち時間が長い製品（例えば携帯電話など）で
は、この低消費電力化が重要な課題である。
より、ＣＰＵを停止可能な待機期間には、サブクロック
のみを発振させておいて、メインクロックを発振停止
し、ＣＰＵへのクロック供給をも停止でき、さらに低消
費電力化が図れる。ことに、電池を電源とし、電源ＯＮ
状態での待ち時間が長い製品（例えば携帯電話など）で
は、この低消費電力化が重要な課題である。
【０００５】以下、従来のクロック制御回路について説
明する。図９は、従来のマイコン内蔵のクロック制御回
路を示すブロック図である。図９において、１は高速の
第１の発振回路（メイン発振回路）、２は低速の第２の
発振回路（サブクロック発振回路）、３は第１の発振回
路が生成したメインクロックφM と第２の発振回路が生
成したサブクロックφS のクロック選択回路、４はシス
テムクロックφ0 を分周する第２の分周回路、５はウェ
イト（ホールト）制御回路、６はシステムクロック選択
手段、７はメインクロック発振停止選択手段、９はサブ
クロックφS を分周する第１の分周回路、10は時計用の
タイマ、41〜43…は第２の分周回路４を構成するＴフリ
ップフロップ、91は第１の分周回路９を構成するＴフリ
ップフロップ、31〜34はクロック選択回路３を構成する
論理ゲートである。なお、第１の発振回路１の外部端子
ＸINとＸOUT 間および第２の発振回路２の外部端子Ｘ
CIN とＸCOUT間に所定の発振子、容量等を接続すること
により、第１の発振回路１および第２の発振回路２は発
振する。
明する。図９は、従来のマイコン内蔵のクロック制御回
路を示すブロック図である。図９において、１は高速の
第１の発振回路（メイン発振回路）、２は低速の第２の
発振回路（サブクロック発振回路）、３は第１の発振回
路が生成したメインクロックφM と第２の発振回路が生
成したサブクロックφS のクロック選択回路、４はシス
テムクロックφ0 を分周する第２の分周回路、５はウェ
イト（ホールト）制御回路、６はシステムクロック選択
手段、７はメインクロック発振停止選択手段、９はサブ
クロックφS を分周する第１の分周回路、10は時計用の
タイマ、41〜43…は第２の分周回路４を構成するＴフリ
ップフロップ、91は第１の分周回路９を構成するＴフリ
ップフロップ、31〜34はクロック選択回路３を構成する
論理ゲートである。なお、第１の発振回路１の外部端子
ＸINとＸOUT 間および第２の発振回路２の外部端子Ｘ
CIN とＸCOUT間に所定の発振子、容量等を接続すること
により、第１の発振回路１および第２の発振回路２は発
振する。
【０００６】図１０は、クロック選択回路３の機能ブロ
ック図であり、クロック選択回路３の持つクロック選択
機能を示すものである。クロック選択回路３はメインク
ロックφM とサブクロックφS を制御信号ＣSEL により
一方を選択する。またクロックバッファ34は選択された
クロックの増幅を行っている。
ック図であり、クロック選択回路３の持つクロック選択
機能を示すものである。クロック選択回路３はメインク
ロックφM とサブクロックφS を制御信号ＣSEL により
一方を選択する。またクロックバッファ34は選択された
クロックの増幅を行っている。
【０００７】図１１は、この従来例の回路の特徴的動作
の１つであるウェイト（ホールト）状態前後の動作を示
すタイミング図である。以下、このタイミング図とブロ
ック図を用いてウェイト状態の動作を説明する。
の１つであるウェイト（ホールト）状態前後の動作を示
すタイミング図である。以下、このタイミング図とブロ
ック図を用いてウェイト状態の動作を説明する。
【０００８】まず、ＣＰＵのクロック源であるφCPU を
停止するウェイト状態に遷移するためにＣＰＵはシステ
ムクロック選択手段６を設定（ＣSEL を“Ｈ”に）し、
クロック選択回路３に低速のサブクロックφS を選択さ
せる。従って、システムクロックφ0 はサブクロックφ
S となる。次に、メインクロック発振停止選択手段７を
設定（ＭSTP を“Ｈ”）し、第１の発振回路１の発振を
停止させる。このときメインクロックφM は“Ｌ”で停
止する。これ以降の状態が図１１に示されている。第２
の分周回路４が出力する分周クロック出力φ2 、φ4 、
φn 、φm およびφCPU は、それぞれφ0 に同期して動
作している。なお、φ2 〜φm は、マイコン内蔵の周辺
装置（タイマ、シリアルＩ／Ｏ、Ａ／Ｄ変換器、ウォッ
チドッグタイマ等）のクロック源となる。
停止するウェイト状態に遷移するためにＣＰＵはシステ
ムクロック選択手段６を設定（ＣSEL を“Ｈ”に）し、
クロック選択回路３に低速のサブクロックφS を選択さ
せる。従って、システムクロックφ0 はサブクロックφ
S となる。次に、メインクロック発振停止選択手段７を
設定（ＭSTP を“Ｈ”）し、第１の発振回路１の発振を
停止させる。このときメインクロックφM は“Ｌ”で停
止する。これ以降の状態が図１１に示されている。第２
の分周回路４が出力する分周クロック出力φ2 、φ4 、
φn 、φm およびφCPU は、それぞれφ0 に同期して動
作している。なお、φ2 〜φm は、マイコン内蔵の周辺
装置（タイマ、シリアルＩ／Ｏ、Ａ／Ｄ変換器、ウォッ
チドッグタイマ等）のクロック源となる。
【０００９】次に、ＣＰＵがＷＡＩＴ（又はＨＡＬＴ）
命令を実行すると、ウェイト（ホールト）制御回路５の
出力ＷＴが、図１１のｔ1 のタイミング（φ2 ＝
“Ｌ”、φ0 の立ち下がり）で“Ｈ”となり、さらにイ
ンバータ51により反転された信号ＷＴはＡＮＤゲート52
を閉じ、φCPU は“Ｌ”で停止する（ＣＰＵへのクロッ
ク供給の停止）。よってＣＰＵは停止する。しかし、こ
のＣＰＵが停止している状態でも、第２の分周回路４は
動作しており、φ2 、φ4 、φn 、φm は供給されてい
る。このため、これらの分周クロックφ2 〜φm をクロ
ック源とする周辺装置は動作している。
命令を実行すると、ウェイト（ホールト）制御回路５の
出力ＷＴが、図１１のｔ1 のタイミング（φ2 ＝
“Ｌ”、φ0 の立ち下がり）で“Ｈ”となり、さらにイ
ンバータ51により反転された信号ＷＴはＡＮＤゲート52
を閉じ、φCPU は“Ｌ”で停止する（ＣＰＵへのクロッ
ク供給の停止）。よってＣＰＵは停止する。しかし、こ
のＣＰＵが停止している状態でも、第２の分周回路４は
動作しており、φ2 、φ4 、φn 、φm は供給されてい
る。このため、これらの分周クロックφ2 〜φm をクロ
ック源とする周辺装置は動作している。
【００１０】一方、サブクロックφS を第１の分周回路
９で分周したクロックφS2も動作しており、これをクロ
ック源とするタイマ10も動作している。
９で分周したクロックφS2も動作しており、これをクロ
ック源とするタイマ10も動作している。
【００１１】さて、時刻ｔ2 の前で、例えばタイマ10の
オーバーフロー（ＯＶＦ）による割込み要求が発生する
と、ウェイト制御回路５はその出力ＷＴをｔ2 のタイミ
ング（φ2 ＝“Ｌ”、φ0 の立ち下がり）で“Ｈ”から
“Ｌ”にする（ウェイト状態の解除）。これにより、φ
CPU の供給が開始され、ＣＰＵは動作を再開する。時刻
ｔ1 から時刻ｔ2 までの期間をウェイト期間と呼ぶ。
オーバーフロー（ＯＶＦ）による割込み要求が発生する
と、ウェイト制御回路５はその出力ＷＴをｔ2 のタイミ
ング（φ2 ＝“Ｌ”、φ0 の立ち下がり）で“Ｈ”から
“Ｌ”にする（ウェイト状態の解除）。これにより、φ
CPU の供給が開始され、ＣＰＵは動作を再開する。時刻
ｔ1 から時刻ｔ2 までの期間をウェイト期間と呼ぶ。
【００１２】
【発明が解決しようとする課題】従来のクロック制御回
路は、以上に説明したように構成され動作するので、例
えばタイマ10をウェイト状態の解除のみの目的に使用
し、タイマ10以外の周辺装置をウェイト状態から復帰す
るまでの期間一切使用しない場合においても、クロック
選択回路３、第２の分周回路４は動作し、クロック
φ0 、φ2 〜φm も供給されており、周辺装置は無駄に
電力を消費している。特に、ＮＡＮＤゲート33、クロッ
クバッファ34、Ｔフリップフロップ41、42等は、本来、
高速クロックでの動作に適するよう設計されているた
め、構成するトランジスタのサイズ（駆動能力）が大き
い。従って、低速のサブクロックφS で動作している場
合においても、その電力消費（スイッチング時の貫通電
流と負荷容量のチャージ／ディスチャージ電流等によ
る）は無視できないほど大きい。例えば、当社の一マイ
コンにおいては、サブクロック発振でのウェイト状態に
おける電力消費のうちの２〜３割は、これらのトランジ
スタで消費している。
路は、以上に説明したように構成され動作するので、例
えばタイマ10をウェイト状態の解除のみの目的に使用
し、タイマ10以外の周辺装置をウェイト状態から復帰す
るまでの期間一切使用しない場合においても、クロック
選択回路３、第２の分周回路４は動作し、クロック
φ0 、φ2 〜φm も供給されており、周辺装置は無駄に
電力を消費している。特に、ＮＡＮＤゲート33、クロッ
クバッファ34、Ｔフリップフロップ41、42等は、本来、
高速クロックでの動作に適するよう設計されているた
め、構成するトランジスタのサイズ（駆動能力）が大き
い。従って、低速のサブクロックφS で動作している場
合においても、その電力消費（スイッチング時の貫通電
流と負荷容量のチャージ／ディスチャージ電流等によ
る）は無視できないほど大きい。例えば、当社の一マイ
コンにおいては、サブクロック発振でのウェイト状態に
おける電力消費のうちの２〜３割は、これらのトランジ
スタで消費している。
【００１３】また、タイマ10も高速のメインクロックφ
M を分周したクロックφ2 〜φm をクロック源として動
作（同一の入力クロックに同期して複数ビットのカウン
タが同時にカウント動作（変化）を行う）するよう設定
されているため、上述の理由の通り電力消費は大きい。
サブクロックφS の分周クロックφS2をクロック源とす
るタイマ（例えば時計用タイマ）はそれ程高い周波数は
必要ないので、タイマ10のクロック周波数はφS より低
くてもよく、実際にはφS の２分周クロックφS2を用い
ている。
M を分周したクロックφ2 〜φm をクロック源として動
作（同一の入力クロックに同期して複数ビットのカウン
タが同時にカウント動作（変化）を行う）するよう設定
されているため、上述の理由の通り電力消費は大きい。
サブクロックφS の分周クロックφS2をクロック源とす
るタイマ（例えば時計用タイマ）はそれ程高い周波数は
必要ないので、タイマ10のクロック周波数はφS より低
くてもよく、実際にはφS の２分周クロックφS2を用い
ている。
【００１４】本発明に係るクロック制御回路は、上記の
問題点を解決するためのもので、サブクロック選択時の
ウェイト状態で、サブクロックφS をクロック源として
常時動作するタイマ10以外の周辺装置を要因発生時およ
び／またはＣＰＵ動作時のみ動作させ、周辺装置の常時
動作を必要としない場合における、一層の低消費電力化
を図る技術を提供する。
問題点を解決するためのもので、サブクロック選択時の
ウェイト状態で、サブクロックφS をクロック源として
常時動作するタイマ10以外の周辺装置を要因発生時およ
び／またはＣＰＵ動作時のみ動作させ、周辺装置の常時
動作を必要としない場合における、一層の低消費電力化
を図る技術を提供する。
【００１５】
【課題を解決するための手段】この発明に係るクロック
制御装置は、サブクロック選択時にメインクロックを停
止する手段と、ウェイト中にシステムクロックを必要と
しない周辺回路へはクロックの供給停止を行う手段を持
たせたものである。
制御装置は、サブクロック選択時にメインクロックを停
止する手段と、ウェイト中にシステムクロックを必要と
しない周辺回路へはクロックの供給停止を行う手段を持
たせたものである。
【００１６】
【作用】上記のように構成されたクロック制御装置がウ
ェイト中にタイマ10以外のＣＰＵを含む周辺回路へのク
ロックを遮断すると、ウェイト中の消費電力を著しく低
減する。
ェイト中にタイマ10以外のＣＰＵを含む周辺回路へのク
ロックを遮断すると、ウェイト中の消費電力を著しく低
減する。
【００１７】
【実施例】図１は、本発明の一実施例のクロック制御回
路のブロック図である。図中、８はシステムクロック停
止選択手段、84はこのシステムクロック停止選択手段８
の出力ＳSEL 、ウェイト制御回路５の出力ＷＴおよびメ
インクロック発振回路１を停止するＡＮＤゲート71の出
力の３つの信号の論理積を取るＮＡＮＤゲートであり、
92は第１の分周回路９を構成するＴフリップフロップ91
の次段のＴフリップフロップである。
路のブロック図である。図中、８はシステムクロック停
止選択手段、84はこのシステムクロック停止選択手段８
の出力ＳSEL 、ウェイト制御回路５の出力ＷＴおよびメ
インクロック発振回路１を停止するＡＮＤゲート71の出
力の３つの信号の論理積を取るＮＡＮＤゲートであり、
92は第１の分周回路９を構成するＴフリップフロップ91
の次段のＴフリップフロップである。
【００１８】図２は本実施例のクロック選択回路３の機
能ブロック図である。本実施例のクロック選択回路３は
クロックの選択機能35と遮断機能36を持ち、クロックバ
ッファ34は選択されたクロックの増幅を行っている。ク
ロックの選択機能35と遮断機能36は図３の様に接続関係
を変えても機能的には同様である。なお図１において図
８の従来例と同じ回路、ブロックについては説明を省略
する。
能ブロック図である。本実施例のクロック選択回路３は
クロックの選択機能35と遮断機能36を持ち、クロックバ
ッファ34は選択されたクロックの増幅を行っている。ク
ロックの選択機能35と遮断機能36は図３の様に接続関係
を変えても機能的には同様である。なお図１において図
８の従来例と同じ回路、ブロックについては説明を省略
する。
【００１９】図４は、上記システムクロック停止選択手
段の一構成例を示す回路図であり、100 はマイコン内部
のデータバス、80はデータバス100 の状態を書込み信号
ＷＲに同期してラッチするＤフリップフロップ、81はＤ
フリップフロップ80の出力ＳSEL の状態を読出し信号Ｒ
Ｄの制御でデータバス100 に出力するトライステートバ
ッファ、82はリセット信号とウェイト状態クリア信号と
の論理和を取るＯＲゲートである。ウェイト状態クリア
信号は、ウェイト状態を解除するとき、つまり、次に説
明する図６での時刻ｔ2 に出力される信号である。
段の一構成例を示す回路図であり、100 はマイコン内部
のデータバス、80はデータバス100 の状態を書込み信号
ＷＲに同期してラッチするＤフリップフロップ、81はＤ
フリップフロップ80の出力ＳSEL の状態を読出し信号Ｒ
Ｄの制御でデータバス100 に出力するトライステートバ
ッファ、82はリセット信号とウェイト状態クリア信号と
の論理和を取るＯＲゲートである。ウェイト状態クリア
信号は、ウェイト状態を解除するとき、つまり、次に説
明する図６での時刻ｔ2 に出力される信号である。
【００２０】図６は、本発明の一実施例の回路のウェイ
ト前後の動作を示すタイミング図である。以下、この動
作を説明する。
ト前後の動作を示すタイミング図である。以下、この動
作を説明する。
【００２１】システムクロックφ0 としてサブクロック
φS を選択し、メインクロックφMを発振停止させるま
での動作は従来例と同じであり、説明を省略する。従来
例の動作に加え、ＣＰＵは、ＷＡＩＴ命令を実行する前
に、システムクロック停止選択手段８を設定（ＳSEL を
“Ｈ”）する。この動作は、図４において、ＣＰＵがデ
ータバス100 に出力するデータを書込み信号ＷＲに同期
してＤフリップフロップ80がラッチする動作に相当す
る。
φS を選択し、メインクロックφMを発振停止させるま
での動作は従来例と同じであり、説明を省略する。従来
例の動作に加え、ＣＰＵは、ＷＡＩＴ命令を実行する前
に、システムクロック停止選択手段８を設定（ＳSEL を
“Ｈ”）する。この動作は、図４において、ＣＰＵがデ
ータバス100 に出力するデータを書込み信号ＷＲに同期
してＤフリップフロップ80がラッチする動作に相当す
る。
【００２２】次に、ＣＰＵがＷＡＩＴ命令を実行し、ウ
ェイト制御回路５の出力ＷＴが、図６のｔ1 のタイミン
グ（φ2 ＝“Ｌ”、φ0 の立ち下がり）で“Ｈ”となる
とＡＮＤゲート52が閉じφCPU が停止する。同時にＮＡ
ＮＤゲート84の出力Ｓは“Ｈ”から“Ｌ”となりＮＡＮ
Ｄゲート31を閉ざしφ0 は“Ｌ”で停止する。従って、
この後、時刻ｔ2 でウェイト状態が終了するまでは、マ
イコン内部で動作するのは、低速の第２の発振回路２、
第１の分周回路９、タイマ10のみとなる。
ェイト制御回路５の出力ＷＴが、図６のｔ1 のタイミン
グ（φ2 ＝“Ｌ”、φ0 の立ち下がり）で“Ｈ”となる
とＡＮＤゲート52が閉じφCPU が停止する。同時にＮＡ
ＮＤゲート84の出力Ｓは“Ｈ”から“Ｌ”となりＮＡＮ
Ｄゲート31を閉ざしφ0 は“Ｌ”で停止する。従って、
この後、時刻ｔ2 でウェイト状態が終了するまでは、マ
イコン内部で動作するのは、低速の第２の発振回路２、
第１の分周回路９、タイマ10のみとなる。
【００２３】さて、時刻ｔ2 の前で、例えばタイマ10の
オーバーフローによる割込み要求が発生すると、ウェイ
ト制御回路５は、その出力ＷＴをサブクロックφS の立
ち下がりに同期して“Ｈ”から“Ｌ”にする（時刻
ｔ2 ）。これによりウェイト状態は解除され、クロック
選択回路はサブクロックφS をシステムクロックφ0 と
して供給を再開する。同時に第２の分周回路４も動作を
開始し、また、φCPU の供給が開始されることによりＣ
ＰＵは動作を再開する。
オーバーフローによる割込み要求が発生すると、ウェイ
ト制御回路５は、その出力ＷＴをサブクロックφS の立
ち下がりに同期して“Ｈ”から“Ｌ”にする（時刻
ｔ2 ）。これによりウェイト状態は解除され、クロック
選択回路はサブクロックφS をシステムクロックφ0 と
して供給を再開する。同時に第２の分周回路４も動作を
開始し、また、φCPU の供給が開始されることによりＣ
ＰＵは動作を再開する。
【００２４】なお、ウェイト解除本来の動作（クロック
供給の再開）が行われるので、システムクロック停止選
択手段８のＤフリップフロップ80は、特にクリアしてお
く必要がないが、実施例ではウェイト解除時に出力され
るウェイト状態クリア信号によりクリアする。ウェイト
状態クリア信号は例えば割込み要求信号を使用したり、
ＷＴ信号を使用する。
供給の再開）が行われるので、システムクロック停止選
択手段８のＤフリップフロップ80は、特にクリアしてお
く必要がないが、実施例ではウェイト解除時に出力され
るウェイト状態クリア信号によりクリアする。ウェイト
状態クリア信号は例えば割込み要求信号を使用したり、
ＷＴ信号を使用する。
【００２５】なお、上記実施例ではサブクロックφS 選
択時についてのみウェイト状態でのクロック停止機能を
有効としたが、システムクロック停止選択手段８を設定
（ＳSEL を“Ｈ”）し、かつウェイト状態（ＷＴを
“Ｈ”）としたときに、システムクロックφ0 を停止す
るようにしてもよい。これにより、メインクロック使用
時でもウェイト状態での低消費電力化が図れる。これは
図１のＮＡＮＤゲート84の入力からＡＮＤゲート71の出
力を外し、かつ、ＮＡＮＤゲート84の出力ＳをＮＡＮＤ
ゲート32へも入力する構成とすれば実現できる。
択時についてのみウェイト状態でのクロック停止機能を
有効としたが、システムクロック停止選択手段８を設定
（ＳSEL を“Ｈ”）し、かつウェイト状態（ＷＴを
“Ｈ”）としたときに、システムクロックφ0 を停止す
るようにしてもよい。これにより、メインクロック使用
時でもウェイト状態での低消費電力化が図れる。これは
図１のＮＡＮＤゲート84の入力からＡＮＤゲート71の出
力を外し、かつ、ＮＡＮＤゲート84の出力ＳをＮＡＮＤ
ゲート32へも入力する構成とすれば実現できる。
【００２６】なお、上記実施例では、クロック選択回路
３を構成するＮＡＮＤゲート31にＮＡＮＤゲート84の出
力Ｓを入力して、ウェイト状態でのクロック停止機能と
サブクロックφS の選択機能をＮＡＮＤゲート31に持た
せたが、Ｓを一方の入力、サブクロックφS を他方の入
力とする２入力ＡＮＤゲートを図１のＣの位置に設置
し、クロック選択回路３の外部におけるクロック停止機
能を実現させてもよい。
３を構成するＮＡＮＤゲート31にＮＡＮＤゲート84の出
力Ｓを入力して、ウェイト状態でのクロック停止機能と
サブクロックφS の選択機能をＮＡＮＤゲート31に持た
せたが、Ｓを一方の入力、サブクロックφS を他方の入
力とする２入力ＡＮＤゲートを図１のＣの位置に設置
し、クロック選択回路３の外部におけるクロック停止機
能を実現させてもよい。
【００２７】また、上記実施例ではシステムクロック停
止選択手段８は、ＣＰＵから書込めるレジスタ（Ｄフリ
ップフロップ）で構成した例を説明したが、これはチッ
プ外部からの入力信号で設定できるように構成してもよ
い。この実施例を図５に示す。そのときのブロック図は
図７になる。また、選択手段の出力設定値をマスクオプ
ションのようにユーザ指定によるオプションとしてチッ
プに組込むようにしてもよい。
止選択手段８は、ＣＰＵから書込めるレジスタ（Ｄフリ
ップフロップ）で構成した例を説明したが、これはチッ
プ外部からの入力信号で設定できるように構成してもよ
い。この実施例を図５に示す。そのときのブロック図は
図７になる。また、選択手段の出力設定値をマスクオプ
ションのようにユーザ指定によるオプションとしてチッ
プに組込むようにしてもよい。
【００２８】また、Ｄフリップフロップ80は、ウェイト
状態クリア信号によりクリアされると記したが、特にウ
ェイト状態の解除時に限ってクリアしなくてもよい。例
えばサブクロックの発振をも停止するＳＴＯＰ命令実行
またはストップ状態解除時には発振自体が停止している
ので、このときに停止選択手段をクリアしてもよい。
状態クリア信号によりクリアされると記したが、特にウ
ェイト状態の解除時に限ってクリアしなくてもよい。例
えばサブクロックの発振をも停止するＳＴＯＰ命令実行
またはストップ状態解除時には発振自体が停止している
ので、このときに停止選択手段をクリアしてもよい。
【００２９】また、上記実施例では、システムクロック
停止条件（Ｓを“Ｌ”とする条件）としてメインクロッ
ク停止（ＭSTP が“Ｈ”）を入れているが、この条件は
なくてもよい。つまり、ＣSEL 、ＳSEL 、ＷＴの三者が
ともに“Ｈ”の条件としてもよい。
停止条件（Ｓを“Ｌ”とする条件）としてメインクロッ
ク停止（ＭSTP が“Ｈ”）を入れているが、この条件は
なくてもよい。つまり、ＣSEL 、ＳSEL 、ＷＴの三者が
ともに“Ｈ”の条件としてもよい。
【００３０】さらに、第２の分周回路４および第１の分
周回路９を構成するＴフリップフロップ41と91の位置
は、それぞれ図１に示すＡ点、Ｂ点の位置にあってもよ
い。この位置にすることにより、システムクロック動作
時におけるクロック選択回路３の入力クロック周波数は
半分となり、クロック選択回路３での電力消費はさらに
少なくなる効果がある。
周回路９を構成するＴフリップフロップ41と91の位置
は、それぞれ図１に示すＡ点、Ｂ点の位置にあってもよ
い。この位置にすることにより、システムクロック動作
時におけるクロック選択回路３の入力クロック周波数は
半分となり、クロック選択回路３での電力消費はさらに
少なくなる効果がある。
【００３１】また、第１の分周回路９を構成するＴフリ
ップフロップの段数を図１では２段つまり４分周とした
が、これはタイマ10のカウント精度とＴフリップフロッ
プの回路量増加とが均衡する範囲で段数を増加してもよ
い。これはＢ点の位置に移動した場合ついても同じであ
る。
ップフロップの段数を図１では２段つまり４分周とした
が、これはタイマ10のカウント精度とＴフリップフロッ
プの回路量増加とが均衡する範囲で段数を増加してもよ
い。これはＢ点の位置に移動した場合ついても同じであ
る。
【００３２】さらに、サブクロックφS およびその分周
クロックを用いる周辺装置はタイマ10のみとしたが、必
要に応じて他の周辺装置のクロック源として使用しても
よい。
クロックを用いる周辺装置はタイマ10のみとしたが、必
要に応じて他の周辺装置のクロック源として使用しても
よい。
【００３３】図８は、タイマ10に書込みが発生したかど
うかを判定する書込み判定レジスタの一例と、前記判定
レジスタ11とシステムクロック停止選択手段８との接続
関係を示す図である。ウェイト状態から復帰する条件と
しては、既に述べたように外部からの割込みやタイマ等
の内部割込みによる復帰がある。外部からの割込みが発
生しない場合は内部割込みによってのみウェイト状態か
ら復帰する。
うかを判定する書込み判定レジスタの一例と、前記判定
レジスタ11とシステムクロック停止選択手段８との接続
関係を示す図である。ウェイト状態から復帰する条件と
しては、既に述べたように外部からの割込みやタイマ等
の内部割込みによる復帰がある。外部からの割込みが発
生しない場合は内部割込みによってのみウェイト状態か
ら復帰する。
【００３４】しかし、発明の詳細な説明で述べた使用方
法で使用すると内部割込みを発生可能な周辺装置はタイ
マに限られてしまい（その他の周辺装置は動作していな
い）、タイマにデータ設定をせずにウェイト状態を設定
すると復帰することができなくなる。これは、タイマが
データの設定がされないと動作を開始しない理由によ
る。
法で使用すると内部割込みを発生可能な周辺装置はタイ
マに限られてしまい（その他の周辺装置は動作していな
い）、タイマにデータ設定をせずにウェイト状態を設定
すると復帰することができなくなる。これは、タイマが
データの設定がされないと動作を開始しない理由によ
る。
【００３５】そこで、書込み判定レジスタを設け、タイ
マが動作していることを条件にウェイト状態を設定可能
とした。
マが動作していることを条件にウェイト状態を設定可能
とした。
【００３６】なお、上記実施例においては、タイマ10の
オーバーフローによる割込み要求発生によってウェイト
状態の解除を可能としたが、タイマ10およびウェイト制
御回路他を設定した時、（１）タイマ10を動作可能状態
とし、（２）タイマ10のオーバーフロー検出信号（タイ
マ10がコンペア形のタイマの場合は、指定値との一致検
出信号）により、ウェイト制御回路５がウェイト状態を
解除できるので、上記のようにウェイト状態でシステム
クロックの停止を可能とすることで、タイマ10を一種の
ウォッチドッグタイマとして運用でき、システムがウェ
イト状態から復帰できなくなるハングアップを防止でき
る。
オーバーフローによる割込み要求発生によってウェイト
状態の解除を可能としたが、タイマ10およびウェイト制
御回路他を設定した時、（１）タイマ10を動作可能状態
とし、（２）タイマ10のオーバーフロー検出信号（タイ
マ10がコンペア形のタイマの場合は、指定値との一致検
出信号）により、ウェイト制御回路５がウェイト状態を
解除できるので、上記のようにウェイト状態でシステム
クロックの停止を可能とすることで、タイマ10を一種の
ウォッチドッグタイマとして運用でき、システムがウェ
イト状態から復帰できなくなるハングアップを防止でき
る。
【００３７】
【発明の効果】本発明に係るクロック制御回路は、上記
のように構成されているので、サブクロック選択時のウ
ェイト状態で、サブクロックをクロック源とするタイマ
10以外の周辺装置を使用しない場合において、動作の不
要な周辺装置へのシステムクロックを停止できるように
したので、クロック選択回路３、第２の分周回路４で無
駄に消費されていた電力の消費をなくし、一層の低消費
電力化を図ることができる。
のように構成されているので、サブクロック選択時のウ
ェイト状態で、サブクロックをクロック源とするタイマ
10以外の周辺装置を使用しない場合において、動作の不
要な周辺装置へのシステムクロックを停止できるように
したので、クロック選択回路３、第２の分周回路４で無
駄に消費されていた電力の消費をなくし、一層の低消費
電力化を図ることができる。
【００３８】さらに、タイマ10のクロック源を従来の２
分周クロックφS2から４分周クロックφS4に変更したの
で、タイマ10での消費電力は半分に減らせる。Ｔフリッ
プフロップ92を増加した部分の電力消費は増えるが、タ
イマ10部分での電力消費の削減量に比べはるかに少な
い。
分周クロックφS2から４分周クロックφS4に変更したの
で、タイマ10での消費電力は半分に減らせる。Ｔフリッ
プフロップ92を増加した部分の電力消費は増えるが、タ
イマ10部分での電力消費の削減量に比べはるかに少な
い。
【図１】本発明の一実施例のクロック制御回路のブロッ
ク図である。
ク図である。
【図２】本発明のクロック選択回路の機能ブロック図で
ある。
ある。
【図３】本発明のクロック選択回路の機能ブロック図で
ある。
ある。
【図４】本発明の一実施例のシステムクロック停止選択
手段の一構成例を示す回路図である。
手段の一構成例を示す回路図である。
【図５】図４のシステムクロック停止選択手段の他の一
構成例を示す回路図である。
構成例を示す回路図である。
【図６】本発明の一実施例のウェイト前後の動作を示す
タイミング図である。
タイミング図である。
【図７】図５のシステムクロック停止選択手段を本発明
の一構成としたときの本発明のブロック図である。
の一構成としたときの本発明のブロック図である。
【図８】本発明のタイマ書込み判定レジスタおよびシス
テムクロック停止選択手段との接続関係を示す図であ
る。
テムクロック停止選択手段との接続関係を示す図であ
る。
【図９】従来のクロック制御回路のブロック図である。
【図１０】従来のクロック選択回路の機能ブロック図で
ある。
ある。
【図１１】従来のウェイト前後の動作を示すタイミング
図である。
図である。
１ メインクロック発振回路 ２ サブクロック発振回路 ３ クロック選択回路 ４ 第２の分周回路 ５ ウェイト制御回路 ６ システムクロック選択手段 ７ メインクロック発振停止選択手段 ８ システムクロック停止選択手段 ９ 第１の分周回路 10 タイマ 11 タイマ書込み判定レジスタ
Claims (6)
- 【請求項１】 高速の第１の発振回路と、低速の第２の
発振回路を内蔵したマイクロコンピュータのクロック制
御回路において、 前記第１の発振回路のクロック、第２の発振回路のクロ
ックを受け取り、該両クロックのどちらか一方をシステ
ムクロックとして選択するクロック選択回路と、このク
ロック選択回路で選択するクロックを指定するシステム
クロック選択手段と、前記第１の発振回路、第２の発振
回路の発振は停止させないが、ＣＰＵへのシステムクロ
ック供給を停止するウェイト状態への移行／解除を制御
するウェイト制御回路と、前記ウェイト状態において、
前記クロック選択回路からの前記システムクロックの停
止を指定するシステムクロック停止選択手段とを有し、
前記クロック選択回路は、前記システムクロック停止選
択手段においてシステムクロックの停止を指定した場合
には、システムクロック出力を停止する手段を持つか、
または、前記第２の発振回路と前記クロック選択回路と
の間および／または前記第１の発振回路と前記クロック
選択回路との間のクロックの伝達を遮断する手段が設け
られ、前記システムクロック停止選択手段においてシス
テムクロックの停止を指定した場合には、この論理ゲー
トで前記第２の発振回路が生成するクロックを遮断する
ことにより、ウェイト状態でのシステムクロックの停止
を選択できることを特徴とするクロック制御回路。 - 【請求項２】 前記システムクロック停止選択手段を、
ＣＰＵから状態を書込むレジスタとしたことを特徴とす
る特許請求の範囲第１項記載のクロック制御回路。 - 【請求項３】 前記システムクロック停止選択指定のた
めのレジスタは、上記ウェイト状態が解除されるとき、
または、解除直後にクリアされることを特徴とする特許
請求の範囲第２項記載のクロック制御回路。 - 【請求項４】 前記第２の発振回路が生成するクロック
ないし、その分周クロックをクロック源とするタイマを
有し、前記ウェイト状態でシステムクロックを停止した
場合にもこのタイマはカウント動作をし、さらに、前記
ウェイト制御回路は、このタイマが出力するオーバーフ
ロー信号ないし、指定値との一致信号によってもウェイ
ト状態を解除することを特徴とする特許請求の範囲第１
項記載のクロック制御回路。 - 【請求項５】 前記タイマを動作可能とし、かつ、この
タイマが出力するオーバーフロー信号ないし、指定値と
の一致信号によって上記ウェイト制御回路がウェイト状
態を解除するように、前記タイマおよび上記ウェイト制
御回路他を設定した時に限り、ウェイト状態でのシステ
ムクロック停止を選択することを特徴とする特許請求の
範囲第４項記載のクロック制御回路。 - 【請求項６】 前記第２の発振回路が生成するクロック
をタイマのクロック源とする場合には、前記第２の発振
回路が生成するクロックを少なくとも４分周以上に分周
した分周クロックをクロック源とすることを特徴とする
特許請求の範囲第４項記載のクロック制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06842394A JP3460736B2 (ja) | 1994-04-06 | 1994-04-06 | クロック制御回路 |
| US08/387,699 US5461652A (en) | 1994-04-06 | 1995-02-13 | Clock control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06842394A JP3460736B2 (ja) | 1994-04-06 | 1994-04-06 | クロック制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07281782A true JPH07281782A (ja) | 1995-10-27 |
| JP3460736B2 JP3460736B2 (ja) | 2003-10-27 |
Family
ID=13373268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06842394A Expired - Lifetime JP3460736B2 (ja) | 1994-04-06 | 1994-04-06 | クロック制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5461652A (ja) |
| JP (1) | JP3460736B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| US5600839A (en) * | 1993-10-01 | 1997-02-04 | Advanced Micro Devices, Inc. | System and method for controlling assertion of a peripheral bus clock signal through a slave device |
| DE69522595T2 (de) * | 1994-02-04 | 2002-07-11 | Intel Corp | Verfahren und Vorrichtung zur Stromverbrauchssteuerung in einem Rechnersystem |
| US5675808A (en) * | 1994-11-02 | 1997-10-07 | Advanced Micro Devices, Inc. | Power control of circuit modules within an integrated circuit |
| JP3398788B2 (ja) * | 1994-12-14 | 2003-04-21 | 三菱電機株式会社 | クロック発生回路 |
| US5754069A (en) * | 1996-05-10 | 1998-05-19 | Intel Corporation | Mechanism for automatically enabling and disabling clock signals |
| US6044282A (en) * | 1997-08-15 | 2000-03-28 | Sharp Laboratories Of America, Inc. | Dual clock power conservation system and method for timing synchronous communications |
| KR100248153B1 (ko) * | 1997-11-22 | 2000-03-15 | 김영환 | 원칩 마이크로 컴퓨터의 리셋신호 제어회로 |
| DE59903416D1 (de) * | 1998-08-14 | 2002-12-19 | Siemens Ag | Verfahren und anordnung zur taktversorgung prozessorgesteuerter geräte |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| US6591322B1 (en) * | 2000-08-01 | 2003-07-08 | Sun Microsystems, Inc. | Method and apparatus for connecting single master devices to a multimaster wired-and bus environment |
| US7317361B2 (en) * | 2003-07-23 | 2008-01-08 | The Johns Hopkins University | Ensemble oscillator and related methods |
| US9342054B2 (en) * | 2011-03-31 | 2016-05-17 | Maxim Integrated Products, Inc. | Apparatus and method of keeping time of day over an industrial temperature range |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557181A (en) * | 1978-10-20 | 1980-04-26 | Citizen Watch Co Ltd | Electronic watch |
| DE3301652A1 (de) * | 1982-01-20 | 1983-07-28 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho, Kariya, Aichi | Falschdraht-luftduese |
| US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
| US5315566A (en) * | 1993-06-22 | 1994-05-24 | Timing Solutions Corporation | Time scale computation system |
-
1994
- 1994-04-06 JP JP06842394A patent/JP3460736B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-13 US US08/387,699 patent/US5461652A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3460736B2 (ja) | 2003-10-27 |
| US5461652A (en) | 1995-10-24 |
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