JPH03266108A - シングルチップマイクロコンピュータ - Google Patents

シングルチップマイクロコンピュータ

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JPH03266108A
JPH03266108A JP2066566A JP6656690A JPH03266108A JP H03266108 A JPH03266108 A JP H03266108A JP 2066566 A JP2066566 A JP 2066566A JP 6656690 A JP6656690 A JP 6656690A JP H03266108 A JPH03266108 A JP H03266108A
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clock
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新島　慎司
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック切替機能を内蔵したシンクルチップ
マイクロコンピュータに関し、特にメインクロックから
サブクロックへ切替え後、メインクロックを自動的に停
止できるシックルチップマイクロコンピュータに関する
。
〔従来の技術〕
現在、シングルチップマイクロコンピュータ（以下“シ
ングルチッソマイコン”と称す）に対して求められてい
る性能の一つとして消費電力の低下が挙げられる。
低消費電力を実現するための一例として高速動作用のメ
インシステムクロックと低速動作用のサブシステムクロ
ックの２つの発振回路を用いる場合がある。この場合、
シングルチップマイコンが低速のクロック信号でも動作
可能の時は、メインシステムクロック発振回路を停止し
、低速ではあるが消費電力の少ないサブシステムクロッ
ク発振回路のみ動作するようにしている。
第２図に、従来のシングルチップマイコン１９のブロッ
ク図を示す。
第２図は内部バス１とクロック発生回路１５と中央処理
装置（以下“ＣＰＵ″と称す）１６と、メモリ１７と周
辺回路１８と外部端子３０，３１゜３２．３３で構成し
ている。
ＣＰＵ１６はメモリ１７からプログラムを読み出し命令
を実行するとともに処理データをメモリ１７に格納する
。クロック発生回路１５は外部端子３０，３１，３２．
３３に発振子を接続し、ＣＰＵ１６および周辺回路１８
とメモリ１７に供給するためのシステムクロックを発生
するユニットである。クロック信号１０３は、クロック
発生回路１５で発生したシステムクロックを伝える信号
でクロック発生回路１５からＣＰＵ１６と周辺回路１８
とメモリ１７に供給する。
第３図は、第２図におけるクロック発生回路１５の詳細
ブロック図である。
以下、第３図を用いてクロック発生回路１５の構成・動
作を説明する。
第３図は内部バス１と発振制御フラグ２とセレクタフラ
グ３とサブシステムクロック発振回路４とメインシステ
ムクロック発振回路５と同期制御回路６とセレクタ７と
セレクタ信号制御回路８と外部端子３０，３１，３２．
３３で構成している。
サブクロック信号１０１はサブシステムクロック発振回
路４の出力でセレクタ７と同期制御回路６に供給する。
メインクロック信号１０２はメインシステムクロック発
振回路５の出力でセレクタ７と同期制御回路６に供給す
る。セレクタフラグ信号１０６はセレクタフラグ３の内
容を伝える信号でセレクタフラグ３から出力し、セレク
タ信号制御回路８と同期制御回路６に供給する。発振制
御信号１１０は発振制御フラグ２の内容を伝える信号で
発振制御フラグ２から出力し、メインシステムクロック
発振回路５に供給する。同期信号１１１は同期制御回路
６から出力しセレクタ信号制御回路８に供給する。セレ
クタ信号１１２はセレクタ信号制御回路８から出力しセ
レクタ７に供給する。
発振制御フラグ２はメインシステムクロツク発振回路５
０発振動作の開始・停止を制御するフラグである。発振
制御フラグ２に“０″を設定すると、メインシステムク
ロック発振回路５は発振を開始し“１″を設定すると発
振を停止する。セレクタフラグ３はクロック信号を選択
するフラグでありメインクロック信号１０２を選択する
時は０”をサブクロック信号１０１を選択する時は“１
”を設定する。サブシステムクロック発振回路４は外部
端子３０．３１に接続した発振子でもってサブクロック
信号１０１を生成する。メインシステムクロック発振回
路５は外部端子３２．３３に接続した発振子でもってメ
インクロック信号１０２を生成する。また、発振制御信
号１１０が“０”で発振動作を行ない“１″で発振を停
止する。同期制御回路６はサブクロック信号１０１とメ
インクロック信号１０２の同期をとる回路である。メイ
ンクロック信号１０２からサブクロック信号１０１への
切替時の同期がとれると、同期信号１１１は“Ｏ”から
ｌ”に立上がる。逆にサブクロック信号１０１からメイ
ンクロック信号１０２への切替時には“１”から“０″
に立下がる。また、セレクタフラグ３がメインクロック
信号１０２を選択している間は同期信号１１１は“０”
を保持し、サブクロック信号１０１を選択している間は
“１”を保持する。セレクタ信号制御回路８は、同期信
号１１１とセレクタフラグ信号１０６を入力し、セレク
タ信号１１２を生成する回路である。
同期信号１１１のレベルが変化した時、すなわち、２つ
のクロック信号の間で同期がとれた時、セレクタフラグ
信号１０６の内容をセレクタ信号１１２として出力する
。セレクタ７はサックロック信号１０１とメインクロッ
ク信号１０２のいずれかを選択する。入力するセレクタ
信号１１２が０″の時はメインクロック信号１０２を選
択し、１″の時はサブクロック信号１０１を選択する。
ここで、消費電力を削減するためにクロック信号１０３
をサブクロック信号１０１に切替え、メインシステムク
ロック発振回路５を停止させる場合の動作を説明する。
まず、ＣＰＵ１６が命令を実行してセレクタフラグ３に
“１”を設定する。そして、同期制御回路６が動作を開
始し、メインクロック信号１０２とサブクロック信号１
０１の同期がとれると、同期信号１１１が“０”から“
１”に立上がる。通常、サブクロック信号１０１の周期
はメインクロック信号１０２の周期に比べ数十倍である
ため、同期がとれるのに数μｓの時間がかかる。セレク
タ信号制御回路８が同期信号１１１の立上がりを検出す
るとセレクタ信号１１２をセレクタ７に供給する。セレ
クタフラグ３には“１”が設定しであるのでセレクタ信
号１１２は１″であり、セレクタ７はサブクロック信号
１０１を選択する。これで切替えが完了する。同期制御
回路６がメインクロック信号１０２とサブクロック信号
１０１の同期をとるのにかかる時間、ＣＰＵ１６はメイ
ンシステムクロック発振回路５の停止命令を実行できず
に待ち状態になる。そして、メインクロック信号１０２
からサブクロック信号１０１へ確実に切替わるだけの時
間が経過した後、ＣＰＵ１６が命令を実行して発振制御
フラグ２に１″を設定する。発振制御フラグ２に１″を
設定すると、メインシステムクロック発振回路５が発振
を停止する。
メインシステムクロック発振回路５の発振開始について
説明する。
ＣＰＵ１６が命令を実行して、発振制御フラグ２に“０
″を設定する。発振制御フラグ２が“０″であると、発
振制御信号１１０が“０″になるためメインシステムク
ロック発振回路５が発振を開始する。
〔発明が解決しようとする課題〕
上述した従来のクロック切替機能を内蔵したシングルチ
ップマイコンでは、メインクロック信号からサブクロッ
ク信号へ切替える場合、ＣＰＵは、クロック信号の切替
え命令を実行後切替えに要する時間が経過してからメイ
ンシステムクロック発振回路の停止命令を実行するため
、切替えに要する時間、ＣＰＵは待ち状態になり、処理
が実行できないという欠点がある。
〔課題を解決するための手段〕
本発明のシングルチップマイクロコンピュータは、中央
処理装置およびメインシステムクロック発振回路と、サ
ブシステムクロック発振回路と、メインシステムクロッ
ク発振回路の出力であるメインクロック信号とサブシス
テムクロック発振回路の出力であるサブクロック信号と
を選択してクロック信号を出力するセレクタと、セレク
タの選択を指定するセレクタフラグと、メインシステム
クロック発振回路の発振動作を制御する発振制御フラグ
と、メインクロック信号とサブクロック信号の同期をと
る同期制御回路とを備えたクロック発生回路を有するシ
ングルチップマイクロコンピュータにおいて、発振制御
フラグとセレクタフラグと同期制御回路の出力との論理
積をとり、メインシステムクロック発振回路の発振を停
止させる信号を出力する手段を有している。
かくして、本発明によれば、クロック切替え完了後、自
動的にメインシステムクロック発振回路が停止するので
、クロック切替え命令の直後に、メインシステムクロッ
ク発振回路の停止命令が実行できる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明に係わる第１の実施例のシングルチップ
マイコンにおけるクロック発生回路１４の詳細ブロック
図である。
第１図において、内部バスｌと発振制御フラグ２とセレ
クタフラグ３とサブシステムクロック発振回路４とメイ
ンシステムクロック発振回路５と同期制御回路６とセレ
クタ７と外部端子３０　３１゜３２．３３とサブクロッ
ク信号１０１とメインクロック信号１０２とクロック信
号１０３とセレクタ信号１１２については第３図に示す
従来のシングルチップマイコンにおけるクロック発生回
路と同様であるので説明を省略する。
第１図は第３図に示す従来のシングルチップマイフンに
対し、ＳＲフリップフロップ１０とＡＮＤゲート２２と
インバータ２１を追加した点と発振制御フラグ信号１０
５とセレクタフラグ信号１１６と発振制御信号１２０と
同期信号１２１を変更した点が異なる。ＳＲフリップフ
ロップｌＯのＳＥＴ入力にはＡＮＤゲート２２の出力を
接続し、ＲＥＳＥＴ入力にはインバータ２１の出力を接
続する。発振制御信号１２０はＳＲフリップフロップ１
０の出力であり、メインシステムクロック発振回路５に
供給する。発振制御フラグ信号１０５は発振制御フラグ
２から出力しＡＮＤゲート２２とインバータ２１に供給
する。セレクタフラグ信号１１６はセレクタフラグ３か
ら出力しＡＮＤゲート２２とセレクタ信号制御回路８と
同期制御回路６に供給する。同期信号１２１は同期制御
回路６の出力でセレクタ信号制御回路８とＡＮＤゲート
２２に供給する。ここで、クロック信号１０３をメイン
クロック信号１０２からサブクロック信号１０１へ切替
える場合の動作を説明する。まず、ＣＰＵ１６が命令を
実行してセレクタフラグ３に“１”を設定する。この時
発振制御フラグ２に“１′°を設定してもＡＮＤゲート
２２の出力は０”である。
そのため発振制御信号１２０は“０″であるので、メイ
ンシステムクロック発振回路５は発振動作を続ける。セ
レクタフラグ３を“１”に設定したことにより同期制御
回路６が動作を開始しメインクロック信号１０２とサブ
クロック信号１０１の同期をとると同期信号１２１が“
０”から“１″に立上がる。セレクタ信号制御回路８が
同期信号１２１の立上がりを検出するとセレクタ信号１
１２を出力する。セレクタフラグ３に１″が設定しであ
るので、セレクタ信号１１２は“１″になる。
セレクタ信号１１２が“１″になると、セレクタ７はサ
ブクロック信号１０１を選択し切替えが完了する。一方
、発振制御フラグ信号１０５とセレクタフラグ信号１１
６はともに“１′”なので同期信号１２１が立上がると
、ＡＮＤゲート２２の出力が１”になり、発振制御信号
１２０が“１”になるのでメインシステムクロック発振
回路５は発振を停止する。このようにメインクロック信
号１０２からクロック信号１０１への切替が完了すると
、自動的にメインシステムクロック発振回路５を停止す
ることができる。
メインシステムクロック発振回路５の発振開始について
説明する。
ＣＰＵ１６が命令を実行して発振制御フラグ２に“０”
を設定する。発振制御フラグ２が“０″であると、発振
制御フラグ信号１０５は“０″で、インバータ２１の出
力は“１″になる。ＳＲフリップフロップ１０のＲＥＳ
ＥＴに“１”が入力すると発振制御信号１２０がＩＩ　
ＯＮになるためメインシステムクロック発生回路５は発
振を開始する。このように第１図ではメインクロック信
号がらサブクロック信号への切替を行なう場合、クロッ
ク信号がサブクロックに切替わったがどうかにかかわら
ずメインシステムクロック発振回路の動作を停止させる
命令を実行することが可能でクロック信号がメインクロ
ックに切替わった後メインシステムクロック発振回路が
停止する。
〔発明の効果〕
以上説明したように本発明に係わるシングルチップマイ
コンでは、クロック信号をメインクロック信号からサブ
クロック信号に切替えてメインシステムクロック発振回
路を停止させる場合、メインクロックからサブクロック
に切替完了後、メインシステムクロック発振回路が自動
的に停止することにより、ＣＰＵがクロックの切替命令
の前にメインシステムクロック発振回路の停止命令を実
行することができるため、クロック切替えに要する待ち
時間が不要でＣＰＵの処理能力を向上できる効果がある
。
【図面の簡単な説明】
第１図は本発明の第１の実施例のシングルチップマイコ
ンにおけるクロック発生回路の詳細ブロック図、第２図
は従来のシンダルチッ７’　？イコンのブロック図、第
３図は従来のシングルチップマイフンにおけるクロック
発生回路の詳細ブロック図である。 １・・・・・・内部バス、２・・・・・・発振制御フラ
グ、３・・・・・・セレクタフラグ、４・・・・・・サ
ブシステムクロック発振回路、５・・・・・・メインシ
ステムクロック発振回路、６・・・・・・同期制御回路
、７・・・・・・セレクタ、８・・・・・セレクタ信号
制御回路、１０・・・・・・ＳＲフリップフ四ツブ、１
４．１５・・・・・・クロック発生回路、１６・・・・
・・ＣＰＵ、１７・・・・・・メモリ、１８・・・・・
・周辺’回路、１９・・・・・・シングルチップマイコ
ン、２１・・・・・・インバータ、２２・・・・・・Ａ
ＮＤゲー）、３０゜３１．３２．３３・・・・・・外部
端子、１０１・・・・・・サブクロック信号、ｌＯ２・
・・・・・メインクロック信号、１０３・・・・・・ク
ロック信号、１０５・・・・・・発振制御フラグ信号、
１０６，１１６・・・・・・セレクタフラグ信号、１１
０，１２０・・・・・・発振制御信号、１１１゜１２１
・・・・・・同期信号、１１２・・・・・・セレクタ信
号。

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置およびメインシステムクロック発振回路と
    、サブシステムクロック発振回路と、前記メインシステ
    ムクロック発振回路の出力であるメインクロック信号と
    前記サブシステムクロック発振回路の出力であるサブク
    ロック信号とを選択してクロック信号を出力するセレク
    タと、前記セレクタの選択を指定するセレクタフラグと
    、前記メインシステムクロック発振回路の発振動作を制
    御する発振制御フラグと、前記メインクロック信号と前
    記サブクロック信号の同期をとる同期制御回路とを備え
    たクロック発生回路を有するシングルチップマイクロコ
    ンピュータにおいて、前記発振制御フラグと前記セレク
    タフラグと前記同期制御回路の出力との論理積をとり前
    記メインシステムクロック発振回路の発振動作を停止さ
    せる信号を出力する手段を有するシングルチップマイク
    ロコンピュータ。
JP2066566A 1990-03-16 1990-03-16 シングルチップマイクロコンピュータ Expired - Lifetime JP2676966B2 (ja)

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DE69126351T DE69126351T2 (de) 1990-03-16 1991-03-18 Einchip-Mikrorechner mit Taktsignalumschaltfunktion

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