JPH04171513A - クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック発生回路に関し、特にサブシステム・
クロックで動作中かつメインシステム・クロック停止の
状態からメインシステム・クロックに切り換える場合、
メインシステム・クロックの発振が安定する時間が経過
した後に自動的に切り換わるクロック発生回路に関する
。

〔従来の技術〕

現在、マイクロコンピュータ（以下マイコンと称す）に
求められる性能の一つとして消費電力の低下が挙げられ
る。

低消費電力を実現するための一例として、高速動作用の
メインシステム・クロックと低速動作用のサブシステム
ｅクロックの２つの発振回路を用いる場合がある。この
場合、マイコンが低速のクロック信号でも動作可能な時
（例えば時計用タイマの動作）はメインシステム・クロ
ック発振器回路は停止させ、低速ではあ乞が消費電力の
少ないサブシステム・クロック発振回路のみ動作させる
ことができる。このようなマイコンを、第２図のブロッ
ク図に示す。

第２図は、内部バス１．クロック発生回路１１、中央処
理装置（以下“ＣＰＵ”と称す）１２、メモリ１３９周
辺回路１４．および外部端子３０．３１，３２．３３で
あられした簡単なマイコンのブロック図である。

第２図を用いてマイコンの動作を説明する。即ち、ＣＰ
Ｕ１２はメモリ１３からプログラムを読み出し、命令を
実行するとともに、処理データをメモリ１３に格納する
。クロック発生回路１１は、外部端子３ｏと３１．およ
び３２と３３にそれぞれ発振子を接続し、ＣＰＵ１２．
　　メモリ１３およヒ周辺回路１４にシステム・クロッ
クを供給するユニットである。クロック信号２８は、ク
ロック発生回路１１で発生したンステム働クロックを伝
える信号である。

従来では、第２図におけるクロック発生回路１１は、第
４図のブロック図のようになっていた。

即ち、サブシステム・クロック発振回路２には、外部端
子３０．３１を介して低周波発振子が接続され、サブ・
クロック信号２０は、セレクタ６と同期制御回路７とに
接続される。

同様にメインシステム争クロック発振回路３は、外部端
子３２．３３を介して高周波発振子が接続され、その出
力のメインクロック信号２１はセレクタ６と同期制御回
路７とに供給される。

システムクロックセレクト制御フラグ４および発振制御
フラグ５の入力側は内部バス１と接続され、それぞれセ
レクトフラグ信号２３および発振フラグ信号２４を出力
し、セレクトフラグ信号２３はセレクタ信号制御回路８
９発振フラグ信号２４はメインシステム・クロック発振
回路３に供給される。

同期制御回路７は同期信号２６を出力し、セレクタ信号
制御回路８に送られる。セレクタ信号制御回路８はセレ
クト信号２７をセレクタ６に送り、セレクタ６はクロッ
ク信号２８をＣＰＵおよび周辺回路へ供給している。

次に各回路の動作を説明する。

システムクロックセレクト制御フラグ４は、クロック信
号を選択するフラグであり、メインクロック信号２１を
選択するときはＯ（Ｌｏｗレベル）、サブクロック信号
２０を選択するときは１（Ｈｉｇｈレベル）を設定する
。発振制御フラグ５は、メインシステム・クロック発振
回路３の発振および停止を制御するフラグであり、メイ
ンシステム争クロック発振回路３を発振状態にするには
１（Ｈｉｇｈレベル）、停止状態にするにはＯ（Ｌｏｗ
レベル）を設定する。

同期制御回路７は、サブクロック信号２０とメインクロ
ック信号２１との同期をとる回路である。メインクロッ
ク信号２１からサブクロック信号２ｏへの切り換わり時
の同期がとれると、同期信号２６はＯ（Ｌｏｗレベル）
から１（Ｈｉｇｈレベル）に立上がる。逆にサブクロッ
ク信号２０からメインクロック信号２１への切り換わり
時の同期がとれた場合には、１（Ｈｉｇｈレベル）から
Ｏ（Ｌｏｗレベル）に立ち下がる。また、システムクロ
ックセレクト制御フラグ４が、メインクロック信号２１
を選択している間、同期信号２６はＯ（Ｌｏｗレベル）
を保持し、サブクロック信号２０を選択している間は、
１　（Ｈｉｇｈレベル）を保持する。同期制御回路７は
、セレクタ制御信号２５のエツジを検出し、動作を開始
する。

セレクタ信号制御回路８は、同期信号２６のセレクトフ
ラグ信号２３を入力し、セレクタ信号２７を生成する回
路である。同期信号２６のレベルが変化したとき、すな
わち２つのクロック信号の間で同期がとれたとき、セレ
クトフラグ信号２３の内容を、セレクタ信号２７として
出力する。

セレクタ６は、サブクロック信号２０とメインクロック
信号２１とのうちいずれかを選択する。

入力するセレクタ信号２７がＯ（Ｌｏｗレベル）のとき
は、メインクロック信号２１を選択し、ＩＣＨｉｇｈレ
ベル）のときはサブクロック信号２０を選択する。

次に、第４図の回路において、サブシステムクロックで
動作し、かつメインシステムクロックが停止の状態から
メインシステムクロックに切す換える場合についての動
作について説明する。

先に述べたことより、サブシステムクロックで動作し、
かつメインシステムクロックが停止の状態では、システ
ムクロックセレクト制御フラグ４には１（Ｈｉｇｈレベ
ル）、発振制御フラグ５にはＯ（Ｌｏｗレベル）がセッ
トされている。従って、クロック信号２８にはサブクロ
ック信号２０がセレクトされている。この状態から、メ
インクロック信号２１に切り換えるためには、ｃＰＵ１
２が命令を実行して発振制御フラグを１（Ｈｉｇｈレベ
ル）に設定する。１（Ｈｉｇｈレベル）カメインンステ
ムクロック発振回路３に入力されると、メイン／ステム
クロック発振回路３は発振を開始する。発振子には発振
安定時間（通常的３０ｍ５）が存在するため、発振子か
安定する前に、システムクロックセレクト制御フラグ４
を○（ＬＯＷレベル）に設定してしまうと、クロック信
号２８は不安定なものとなり、マイコンが誤動作する恐
れがある。そのため、システムクロックセレクト制御フ
ラグ４は、メインシステムクロック発振回路３が発振を
開始してから、発振が安定するまで書き換える。即ち０
　（Ｌｏｗレベル）に設定することはできない。発振安
定時間が経過した後、システムクロックセレクト制御フ
ラグ４を０（Ｌｏｗレベル）に設定すると、セレクトフ
ラグ信号２３は同期制御回路７とセレクト信号制御回路
８に０　（Ｌｏｗレベル）を供給する。それにより、同
期制御回路７は動作を開始し、サブクロック信号２ｏと
、メインクロック信号２１との同期をとる。この同期が
とれると、同期信号２６か１（Ｈｉｇｈレベル）から○
（Ｌｏｗレベル）に立ち下がる。セレクト信号制御回路
８か、同期信号２６の立ち下がりを検出すると、セレク
タ信号２７をセレクタ６に供給する。／ステムクロック
セレクト制御フラグ４には○（Ｌｏｗレベル）か設定し
であるので、セレクタ信写２７はＯ（Ｌｏｗレベル）で
あり、セレクタ６はメインクロック信号２１を選択する
。これで切り換えが完了する。

第３図はサブシステムクロックからメイン／ステムクロ
ックへの切り換わり時のタイミング図である。初めシス
テムは、サブシステムクロックで動作しているのでＣＰ
Ｕクロックは、サブクロックの立ち上がりと同時に立ち
下がる。停止状態のメインクロックを発振させるため、
発振側のフラグ５を１（Ｈｉｇｈレベル）から０　（Ｌ
ｏｗレベル）に書き換えると、ＣＰＵクロックの立ち上
がりとともに発振制御フラグ５は立ち下がり、メインク
ロックは発振を開始する。発振安定時間が経過した後、
システムクロックを、サブがらメインに切り換えるため
、システムクロックセレクト制御フラグ５を１（Ｈｉｇ
ｈレベル）からＯ（Ｌ。

Ｗレベル）に書き換えると、ＣＰＵクロックの立ち上が
りとともにシステムクロックセレクト制御フラグは立ち
下がる。これより同期をとり、即ちメインクロックおよ
びサブクロックがともにＯ（Ｌｏｗレベル）となり、こ
の状態でさらにメインクロックが３回目のＯ（Ｌｏｗレ
ベル）となったときに、サブクロックからメインクロッ
クへ切り換わる。

〔発明が解決しようとする課題〕

前述した従来のクロック発生回路では、システムクロッ
ク制御レジスタのシステムクロック制御用ビットと、メ
インクロック発振制御用ビットとが、同じデータアドレ
スに存在するにもかかわらず、同時に書き換えることが
できないので、ソフトウェアが複雑になり、命令数を一
つ多く実行する分だけ、ＣＰＵが無駄になるという欠点
がある。

本発明の目的は、前記欠点を解決し、メインシステムク
ロックに自動的に切換えられるようにしたクロック発生
回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、システムクロック切り換え機構を備え
たクロック発生回路において、システムクロック制御レ
ジスタのシステムクロック切り換え制御用ビットとメイ
ンクロック発振制御用ビットとを同時に書き換え可能と
するカウンタを有することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のクロック発生回路のブロッ
ク図である。

第１図において、本実施例が第４図の従来例と異なる部
分は、システムクロックセレクト制御フラグ４と、同期
制御回路７およびセレクタ信号制御回路８との間に、カ
ウンタ９が一つ追加された点でありそれ以外は従来と同
じである。

本実施例のクロック発生回路は、サブシステムクロック
で動作中かつメインシステムクロックの発振が停止の状
態から、メインシステムに切り換える場合に、メインシ
ステムクロックに接続された発振子の発振安定時間が経
過した後、自動的にサブシステムクロックからメインシ
ステムクロックに切り換えるためのカウンタ９を育して
いる。

従って、システムクロック信号の選択は、システムクロ
ックセレクト制御フラグ４．メインシステムクロック発
振回路３の発振および停止の制御は、発振制御フラグ５
によって行なわれる。サブシステムクロックで動作中か
つメインシステムクロッグが停止の状態では、システム
クロックセレクト制御フラグ４（以下５ｃｃｏと称す）
には１（Ｈｉｇｈレベル）、発振制御フラグ５（以下５
ＣＣ３と称す）にも１（Ｈｉｇｈレベル）が設定されて
いる。この状態から、メインシステムクロック動作に切
り換えるには、５ＣＣＯと５ＣＣ３に同時に内部バス１
からＯ（Ｌｏｗレベル）を設定する。５ＣＣ３の出力で
ある発振フラグ信号２４はメインシステムクロック発振
回路３に供給され、メインシステムクロックは発振を開
始する。

同様に、５ＣＣＯの出力であるセレクトフラグ信号２３
はカウンタ９に供給される。すると、カウンタ９がセッ
トされる。このカウンタ９がオーバーフローすると、カ
ウンタ９からセレクト制御信号２５が、同期制御回路７
とセレクタ信号制御回路８とに供給され、同期制御回路
７は動作を開始する。この同期がとれると、同期制御回
路７は同期信号２６を出力し、セレクタ信号制御回路８
に供給される。このセレクタ信号制御回路８は、同期信
号２６とセレクタ制御信号２５との２つの信号により、
セレクタ信号２７を出力する。セレクタ信号２７はセレ
クタ制御信号２５と同じレベルであり、即ちこの場合は
０　（Ｌｏｗレベル）である。このセレクタ信号２７に
より、セレクタ６はメインクロック信号２１を選択する
。これで切り換えは完了する。

このように、カウンタ９をつけ加えることによリシステ
ムクロック制御レジスタの５ｃｃｏおよび５ＣＣ３の両
ビットを同時に書き換え可能になる。即ち従来２回の命
令で行なった操作が同一の命令で行なえるようになる。

カウンタ９は、発振安定時間（通常３０ｍ５程度である
）待たせる構成になっている。

次に具体的データに基づいて、本実施例によりＣＰＵ１
２がいかに有効に使用されるかを説明する。メイン／ス
テムクロック回路に４．１９Ｍ　Ｈｚ　。

サブシステムクロック回路に３２，７６８Ｋ　ＨＺの発
振子を接続した場合、４分周でメインシステムクロック
は０．９５μｓ、サブシステムクロックは　１２２μｓ
で動作する。第５図では、この場合におけるメインシス
テムクロック発振開始命令からメインシステムクロック
動作に切り換わるまでの動作の時間遷移を従来例と本実
施例とについて、あられしたものである。

１命令実行するのに、１２クロツク費やすとすると、サ
ブシステムクロック動作では、次式となる。

１２２μ５Ｘ１２　＝１４６４μＳ　　　　　・・・０
次に、メインシステムクロック動作では次式となる。

０．９５μ５Ｘ１２＝１１．４μｓ　　　　・・・■こ
れだけ、それぞれ必要とする。

第５図の従来９例の上部と本実施例の下部とを比較する
と、以下のことが言える。ただし、ｔ０≦ｔ：５ｔ、に
ついて考える。

１）本実施例では、従来例に比べ、メインシステムクロ
ック発振回路とシステムクロック切り換え命令とを同時
に行なっているため、１命令分（＝１４６４μｓ）、Ｃ
ＰＵは別の処理ができる。

２）メインシステムクロック動作に切り換わる時刻は、
従来例では１＝１．、本実施例ではｔ＝ｔ２′であり、
本実施例のほうが、時間Ｔ＝ｔ。

−ｔ２′たけ早い。

１）、２）のことをまとめると、本実施例では従来例に
比べ、時間Ｔ”　ｔａ　−ｔ２’だけ、メインシステム
クロック動作で別の処理が行なえることがわかる。

Ｔを算出すると、次式となる。

Ｔ＝ｔ４−ｔ２’　＝ｔ：＋−ｔ２＝１４６４μｓ・・
・■ 前記■、■式より、メインシステムクロック動作で時間
Ｔの間に処理できる命令数は、次式となる。

１４６４÷１１．４峙１２８ ただし、１命令実行時間をすべて１１．４μｓとした。

即ち本実施例では、従来例に比べ、メインンステムクロ
ック発振開始命令から、メインシステムクロック動作に
切り換わるまでの間に、１００命令程度多くの処理がで
きる。

〔発明の効果〕

以上説明した様に、本発明は、サブシステムクロック動
作中かつメインシステムクロックが停止の状態からメイ
ンンステムクｏ　＋７りに切り換エル場合、発振子の発
振安定時間待つカウンタを設けることにより、自動的に
切り換えることができるため、ソフトウェアが複雑にな
るのが防げ、がっ処理能力を向上できるという効果かあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の／ングルチップマイコンの
クロック発生回路のブロック図、第２図は従来の／ング
ルチップマイコン全体のプロ、り図、第３図は従来のシ
ングルチップマイコンのクロック発生回路のタイミング
図、第４図は従来のクロック発生回路のブロック図、第
５図は従来例と本実施例との動作を比較したタイミング
図である。 １・・・内部バス、２・・・サブ／ステムクロック発振
回路、３・・・メインシステムクロック発振回路、４・
・・システムクロック制御レジスタ（ＳＣＣ）の最下位
ビット（ＳＣＣＯ）、５・・・システムクロック制御レ
ジスタ（ＳＣＣ）の最上位ビット（ＳＣＣ３）、６・・
・セレクタ、７・・・同期制御回路、８・・・セレクタ
信号制御回路、９・・・カウンタ、１１・・・クロック
発生回路、１２・・・ＣＰＵ、１３・・・メモリ、１４
・・・周辺装置、２０・・・サブクロック信号、２１・
・・メインクロック信号、２３・・・セレクトフラグ信
号、２４・・・発振フラグ信号、２５・・・セレクタ制
御信号、２６・・・同期信号、２７・・・セレクタ信号
、２８・・・クロック信号、３０．３１・・・外部端子
、３２．３３・・・外部端子。

Claims (1)

【特許請求の範囲】
1. システムクロック切り換え機構を備えたクロック発生回
   路において、システムクロック制御レジスタのシステム
   クロック切り換え制御用ビットとメインクロック発振制
   御用ビットとを同時に書き換え可能とするカウンタを有
   することを特徴とするクロック発生回路。