JP2676966B2 - シングルチップマイクロコンピュータ - Google Patents

シングルチップマイクロコンピュータ

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JP2676966B2 JP2066566A JP6656690A JP2676966B2 JP 2676966 B2 JP2676966 B2 JP 2676966B2 JP 2066566 A JP2066566 A JP 2066566A JP 6656690 A JP6656690 A JP 6656690A JP 2676966 B2 JP2676966 B2 JP 2676966B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック切替機能を内蔵したシングルチッ
プマイクロコンピュータに関し、特にメインクロックか
らサブクロックへ切替え後、メインクロックを自動的に
停止できるシングルチップマイクロコンピュータに関す
る。
〔従来の技術〕
現在、シングルチップマイクロコンピュータ（以下
“シングルチップマイコン”と称す）に対して求められ
ている性能の一つとして消費電力の低下が挙げられる。
低消費電力を実現するための一例として高速動作用の
メインシステムクロックと低速動作用のサブシステムク
ロックの２つの発振回路を用いる場合がある。この場
合、シングルチップマイコンが低速のクロック信号でも
動作可能の時は、メインシステムクロック発振回路を停
止し、低速ではあるが消費電力の少ないサブシステムク
ロック発振回路のみ動作するようにしている。
第２図に、従来のシングルチップマイコン19のブロッ
ク図を示す。
第２図は内部バス１とクロック発生回路15と中央処理
装置（以下“CPU"と称す）16と、メモリ17と周辺回路18
と外部端子30,31,32,33で構成している。
CPU16はメモリ17からプログラムを読み出し命令を実
行するとともに処理データをメモリ17に格納する。クロ
ック発生回路15は外部端子30,31,32,33に発振子を接続
し、CPU16および周辺回路18とメモリ17に供給するため
のシステムクロックを発生するユニットである。クロッ
ク信号103は、クロック発生回路15で発生したシステム
クロックを伝える信号でクロック発生回路15からCPU16
と周辺回路18とメモリ17に供給する。
第３図は、第２図におけるクロック発生回路15の詳細
ブロック図である。
以下、第３図を用いてクロック発生回路15の構成・動
作を説明する。
第３図は内部バス１と発振制御フラグ２とセレクタフ
ラグ３とサブシステムクロック発振回路４とメインシス
テムクロック発振回路５と同期制御回路６とセレクタ７
とセレクタ信号制御回路８と外部端子30,31,32,33で構
成している。サブクロック信号101はサブシステムクロ
ック発振回路４の出力でセレクタ７と同期制御回路６に
供給する。メインクロック信号102はメインシステムク
ロック発振回路５の出力でセレクタ７と同期制御回路６
に供給する。セレクタフラグ信号106はセレクタフラグ
３の内容を伝える信号でセレクタフラグ３から出力し、
セレクタ信号制御回路８と同期制御回路６に供給する。
発振制御信号110は発振制御フラグ２の内容を伝える信
号で発振制御フラグ２から出力し、メインシステムクロ
ック発振回路５に供給する。同期信号111は同期制御回
路６から出力しセレクタ信号制御回路８に供給する。セ
レクタ信号112はセレクタ信号制御回路８から出力しセ
レクタ７に供給する。発振制御フラグ２はメインシステ
ムクロック発振回路５の発振動作の開始・停止を制御す
るフラグである。発振制御フラグ２に“0"を設定する
と、メインシステムクロック発振回路５は発振を開始し
“１“を設定すると発振を停止する。セレクタフラグ３
はクロック信号を選択するフラグでありメインクロック
信号102を選択する時は“0"をサブクロック信号101を選
択する時は“1"を設定する。サブシステムクロック発振
回路４は外部端子30,31に接続した発振子でもってサブ
クロック信号101を生成する。メインシステムクロック
発振回路５は外部端子32,33に接続した発振子でもって
メインクロック信号102を生成する。また、発振制御信
号110が“0"で発振動作を行ない“1"で発振を停止す
る。同期制御回路６はサブクロック信号101とメインク
ロック信号102の同期をとる回路である。メインクロッ
ク信号102からサブクロック信号101への切替時の同期が
とれると、同期信号111は“0"から“1"に立上がる。逆
にサグクロック信号101からメインクロック信号102への
切替時には“1"から“0"に立下がる。また、セレクタフ
ラグ３がメインクロック信号102を選択している間は同
期信号111は“0"を保持し、サブクロック信号101を選択
している間は“1"を保持する。セレクタ信号制御回路８
は、同期信号111とセレクタフラグ信号106を入力し、セ
レクタ信号112を生成する回路である。同期信号111のレ
ベルが変化した時、すなわち、２つのクロック信号の間
で同期がとれた時、セレクタフラグ信号106の内容をセ
レクタ信号112として出力する。セレクタ７はサブクロ
ック信号101とメインクロック信号102のいずれかを選択
する。入力するセレクタ信号112が“0"の時はメインク
ロック信号102を選択し、“1"の時はサブクロック信号1
01を選択する。ここで、消費電力を削減するためにクロ
ック信号103をサブクロック信号101に切替え、メインシ
ステムクロック発振回路５を停止させる場合の動作を説
明する。まず、CPU16が命令を実行してセレクタフラグ
３に“1"を設定する。そして、同期制御回路６が動作を
開始し、メインクロック信号102とサブクロック信号101
の同期がとれると、同期信号111が“0"から“1"に立上
がる。通常、サブクロック信号101の周期はメインクロ
ック信号102の周期に比べ数十倍であるため、同期がと
れるのに数μｓの時間がかかる。セレクタ信号制御回路
８が同期信号111の立上がりを検出するとセレクタ信号1
12をセレクタ７に供給する。セレクタフラグ３には“1"
が設定してあるのでセレクタ信号112は“1"であり、セ
レクタ７はサブクロック信号101を選択する。これで切
替えが完了する。同期制御回路６がメインクロック信号
102とサブクロック信号101の同期をとるのにかかる時
間、CPU16はメインシステムクロック発振回路５の停止
命令を実行できずに待ち状態になる。そして、メインク
ロック信号102からサブクロック信号101へ確実に切替わ
るだけの時間が経過した後、CPU16が命令を実行して発
振制御フラグ２に“1"を設定する。発振制御フラグ２に
“1"を設定すると、メインシステムクロック発振回路５
が発振を停止する。
メインシステムクロック発振回路５の発振開始につい
て説明する。
CPU16が命令を実行して、発振制御フラグ２に“0"を
設定する。発振制御フラグ２が“0"であると、発振制御
信号110が“0"になるためメインシステムクロック発振
回路５が発振を開始する。
〔発明が解決しようとする課題〕
上述した従来のクロック切替機能を内蔵したシングル
チップマイコンでは、メインクロック信号からサブクロ
ック信号へ切替える場合、CUPは、クロック信号の切替
え命令を実行後切替えに要する時間が経過してからメイ
ンシステムクロック発振回路の停止命令を実行するた
め、切替えに要する時間、CPUは待ち状態になり、処理
が実行できないという欠点がある。
〔課題を解決するための手段〕
本発明のシングルチップマイクロコンピュータは、中
央処理装置およびメインシステムクロック発振回路と、
サブシステムクロック発振回路と、メインシステムクロ
ック発振回路の出力であるメインクロック信号とサブシ
ステムクロック発振回路の出力であるサブクロック信号
とを選択してクロック信号を出力するセレクタと、セレ
クタの選択を指定するセレクタフラグと、メインシステ
ムクロック発振回路の発振動作を制御する発振制御フラ
グと、メインクロック信号とサブクロック信号の同期を
とる同期制御回路とを備えたクロック発生回路を有する
シングルチップマイクロコンピュータにおいて、発振制
御フラグとセレクタフラグと同期制御回路の出力との論
理積をとり、メインシステムクロック発振回路の発振を
停止させる信号を出力する手段を有している。
かくして、本発明によれば、クロック切替え完了後、
自動的にメインシステムクロック発振回路が停止するの
で、クロック切替え命令の直後に、メインシステムクロ
ック発振回路の停止命令が実行できる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明に係わる第１の実施例のシングルチッ
プマイコンにおけるクロック発生回路14の詳細ブロック
図である。
第１図において、内部バス１と発振制御フラグ２とセ
レクタフラグ３とサブシステムクロック発振回路４とメ
インシステムクロック発振回路５と同期制御回路６とセ
レクタ７と外部端子30,31,32,33とサブクロック信号101
とメインクロック信号102とクロック信号103とセレクタ
信号112については第３図に示す従来のシングルチップ
マイコンにおけるクロック発生回路と同様であるので説
明を省略する。
第１図は第３図に示す従来のシングルチップマイコン
に対し、SRフリップフロップ10とANDゲート22とインバ
ータ21を追加した点と発振制御フラグ信号105とセレク
タフラグ信号116と発振制御信号120と同期信号121を変
更した点が異なる。SRフリップフロップ10のSET入力に
はANDゲート22の出力を接続し、RESET入力にはインバー
タ21の出力を接続する。発振制御信号120はSRフリップ
フロップ10の出力であり、メインシステムクロック発振
回路５に供給する。発振制御フラグ信号105は発振制御
フラグ２から出力しANDゲート22とインバータ21に供給
する。セレクタフラグ信号116はセレクタフラグ３から
出力しANDゲート22とセレクタ信号制御回路８と同期制
御回路６に供給する。同期信号121は同期制御回路６の
出力でセレクタ信号制御回路８とANDゲート22に供給す
る。ここで、クロック信号103をメインクロック信号102
からサブクロック信号101へ切替える場合の動作を説明
する。まず、CPU16が命令を実行してセレクタフラグ３
に“1"を設定する。この時発振制御フラグ２に“1"を設
定してもANDゲート22の出力は“0"である。そのため発
振制御信号120は“0"であるので、メインシステムクロ
ック発振回路５は発振動作を続ける。セレクタフラグ３
を“1"に設定したことにより同期制御回路６が動作を開
始しメインクロック信号102とサブクロック信号101の同
期をとると同期信号121が“0"から“1"に立上がる。セ
レクタ信号制御回路８が同期信号121の立上がりを検出
するとセレクタ信号112を出力する。セレクタフラグ３
に“1"が設定してあるので、セレクタ信号112は“1"に
なる。セレクタ信号112が“1"になると、セレクタ７は
サブクロック信号101を選択し切替えが完了する。一
方、発振制御フラグ信号105とセレクタフラグ信号116は
ともに“1"なので同期信号121が立上がると、ANDゲート
22の出力が“1"になり、発振制御信号120が“1"になる
のでメインシステムクロック発振回路５は発振を停止す
る。このようにメインクロック信号102からクロック信
号101への切替が完了すると、自動的にメインシステム
クロック発振回路５を停止することができる。
メインシステムクロック発振回路５の発振開始につい
て説明する。
CPU16が命令を実行して発振制御フラグ２に“0"を設
定する。発振制御フラグ２が“0"であると、発振制御フ
ラグ信号105は“0"で、インバータ21の出力は“1"にな
る。SRフリップフロップ10のRESETに“1"が入力すると
発振制御信号120が“0"になるためメインシステムクロ
ック発振回路５は発振を開始する。このように第１図で
はメインクロック信号からサブクロック信号への切替を
行なう場合、クロック信号がサブクロックに切替わった
かどうかにかかわらずメインシステムクロック発振回路
の動作を停止させる命令を実行することが可能でクロッ
ク信号がメインクロックに切替わった後メインシステム
クロック発振回路が停止する。
〔発明の効果〕
以上説明したように本発明に係わるシングルチップマ
イコンでは、クロック信号をメインクロック信号からサ
ブクロック信号に切替えてメインシステムクロック発振
回路を停止させる場合、メインクロックからサブクロッ
クに切替完了後、メインシステムクロック発振回路が自
動的に停止することにより、CPUがクロックの切替命令
の前にメインシステムクロック発振回路の停止命令を実
行することができるため、クロック切替えに要する待ち
時間が不要でCPUの処理能力を向上できる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例のシングルチップマイコ
ンにおけるクロック発生回路の詳細ブロック図、第２図
は従来のシングルチップマイコンのブロック図、第３図
は従来のシングルチップマイコンにおけるクロック発生
回路の詳細ブロック図である。 １……内部バス、２……発振制御フラグ、３……セレク
タフラグ、４……サブシステムクロック発振回路、５…
…メインシステムクロック発振回路、６……同期制御回
路、７……セレクタ、８……セレクタ信号制御回路、10
……SRフリップフロップ、14,15……クロック発生回
路、16……CPU、17……メモリ、18……周辺回路、19…
…シングルチップマイコン、21……インバータ、22……
ANDゲート、30,31,32,33……外部端子、101……サブク
ロック信号、102……メインクロック信号、103……クロ
ック信号、105……発振制御フラグ信号、106,116……セ
レクタフラグ信号、110,120……発振制御信号、111121
……同期信号、112……セレクタ信号。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】中央処理装置およびメインシステムクロッ
    ク発振回路と、サブシステムクロック発振回路と、前記
    メインシステムクロック発振回路の出力であるメインク
    ロック信号と前記サブシステムクロック発振回路の出力
    であるサブクロック信号とを選択してクロック信号を出
    力するセレクタと、前記セレクタの選択を指定するセレ
    クタフラグと、前記メインシステムクロック発振回路の
    発振動作を制御する発振制御フラグと、前記メインクロ
    ック信号と前記サブクロック信号の同期をとる同期制御
    回路とを備えたクロック発生回路を有するシングルチッ
    プマイクロコンピュータにおいて、前記発振制御フラグ
    と前記セレクタフラグと前記同期制御回路の出力との論
    理積をとり前記メインシステムクロック発振回路の発振
    動作を停止させる信号を出力する手段を有するシングル
    チップマイクロコンピュータ。
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