JP2001142559A - マイクロコンピュータ - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】 ＣＰＵ１が誤動作してレジスタ４とレジスタ
５の双方に“１”の制御値を格納すると、メインクロッ
ク発生回路７とサブクロック発生回路８の双方がクロッ
ク信号の発振を停止して、システムがデッドロック状態
に陥るなどの課題があった。 【解決手段】 切換スイッチ１９が選択しているクロッ
ク信号を発振するクロック発振源に対して、ＣＰＵ１１
からクロック信号の発振停止指令を受けると、不正な停
止処理の発生を検出して割込信号をＣＰＵ１１に出力す
る。
５の双方に“１”の制御値を格納すると、メインクロッ
ク発生回路７とサブクロック発生回路８の双方がクロッ
ク信号の発振を停止して、システムがデッドロック状態
に陥るなどの課題があった。 【解決手段】 切換スイッチ１９が選択しているクロッ
ク信号を発振するクロック発振源に対して、ＣＰＵ１１
からクロック信号の発振停止指令を受けると、不正な停
止処理の発生を検出して割込信号をＣＰＵ１１に出力す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のクロック
発振源を内蔵するマイクロコンピュータに関するもので
ある。
発振源を内蔵するマイクロコンピュータに関するもので
ある。
【０００２】
【従来の技術】近年の機器組み込み型マイクロコンピュ
ータにおいては、複数のクロック発振源を内蔵し、用途
や使用される場面に応じて最適なクロック発振源を選択
して動作するものが一般的となっている。例えば、主な
動作ではＭＨｚ周波数帯の高速なクロック信号を使用す
る一方、使用停止状態（スリープ状態）では３２ｋＨｚ
の時計用周波数帯の低速なクロック信号を使用するとと
もに、高速なクロック信号を発振するクロック発振源を
停止して低消費電力を実現する。
ータにおいては、複数のクロック発振源を内蔵し、用途
や使用される場面に応じて最適なクロック発振源を選択
して動作するものが一般的となっている。例えば、主な
動作ではＭＨｚ周波数帯の高速なクロック信号を使用す
る一方、使用停止状態（スリープ状態）では３２ｋＨｚ
の時計用周波数帯の低速なクロック信号を使用するとと
もに、高速なクロック信号を発振するクロック発振源を
停止して低消費電力を実現する。
【０００３】図７は従来のマイクロコンピュータを示す
構成図であり、図において、１はマイクロコンピュータ
のＣＰＵ、２はＣＰＵ１とクロック発生回路３を接続す
るバス、３はマイクロコンピュータのクロック発生回
路、４はメインクロック発生回路７の発振状態を制御す
る制御値を格納するレジスタ、５はサブクロック発生回
路８の発振状態を制御する制御値を格納するレジスタ、
６は切換スイッチ９の接続先を制御する制御値を格納す
るレジスタである。
構成図であり、図において、１はマイクロコンピュータ
のＣＰＵ、２はＣＰＵ１とクロック発生回路３を接続す
るバス、３はマイクロコンピュータのクロック発生回
路、４はメインクロック発生回路７の発振状態を制御す
る制御値を格納するレジスタ、５はサブクロック発生回
路８の発振状態を制御する制御値を格納するレジスタ、
６は切換スイッチ９の接続先を制御する制御値を格納す
るレジスタである。
【０００４】７はＭＨｚ周波数帯の高速なクロック信号
を発振するメインクロック発生回路、８はメインクロッ
ク発生回路７よりも低周波なクロック信号を発振するサ
ブクロック発生回路、９はメインクロック発生回路７又
はサブクロック発生回路８が発振するクロック信号を選
択して出力する切換スイッチ、９ａ，９ｂは切換スイッ
チ９の入力端子、９ｃは切換スイッチ９の出力端子であ
る。
を発振するメインクロック発生回路、８はメインクロッ
ク発生回路７よりも低周波なクロック信号を発振するサ
ブクロック発生回路、９はメインクロック発生回路７又
はサブクロック発生回路８が発振するクロック信号を選
択して出力する切換スイッチ、９ａ，９ｂは切換スイッ
チ９の入力端子、９ｃは切換スイッチ９の出力端子であ
る。
【０００５】次に動作について説明する。ＣＰＵ１は、
高速な動作を実現する必要がある場合には、メインクロ
ック発生回路７が発振するクロック信号を使用するた
め、レジスタ４に“０”の制御値を格納し、レジスタ５
に“１”の制御値を格納する。また、レジスタ６には
“１”の制御値を格納する。
高速な動作を実現する必要がある場合には、メインクロ
ック発生回路７が発振するクロック信号を使用するた
め、レジスタ４に“０”の制御値を格納し、レジスタ５
に“１”の制御値を格納する。また、レジスタ６には
“１”の制御値を格納する。
【０００６】これにより、メインクロック発生回路７は
クロック信号の発振を行う一方、サブクロック発生回路
８はクロック信号の発振を停止する。また、切換スイッ
チ９は出力端子９ｃを入力端子９ａ側に接続して、メイ
ンクロック発生回路７が発振するクロック信号をシステ
ムクロックとして、ＣＰＵ１等に出力する。
クロック信号の発振を行う一方、サブクロック発生回路
８はクロック信号の発振を停止する。また、切換スイッ
チ９は出力端子９ｃを入力端子９ａ側に接続して、メイ
ンクロック発生回路７が発振するクロック信号をシステ
ムクロックとして、ＣＰＵ１等に出力する。
【０００７】一方、ＣＰＵ１は、スリープ状態を維持す
るなどの場合には、電力の消費を低減化するため、サブ
クロック発生回路８が発振するクロック信号を使用し
て、メインクロック発生回路７の発振を停止するように
する。この場合、ＣＰＵ１はレジスタ４に“１”の制御
値を格納し、レジスタ５に“０”の制御値を格納する。
また、レジスタ６には“０”の制御値を格納する。
るなどの場合には、電力の消費を低減化するため、サブ
クロック発生回路８が発振するクロック信号を使用し
て、メインクロック発生回路７の発振を停止するように
する。この場合、ＣＰＵ１はレジスタ４に“１”の制御
値を格納し、レジスタ５に“０”の制御値を格納する。
また、レジスタ６には“０”の制御値を格納する。
【０００８】これにより、サブクロック発生回路８はク
ロック信号の発振を開始し、メインクロック発生回路７
はクロック信号の発振を停止する。また、切換スイッチ
９は出力端子９ｃを入力端子９ｂ側に接続して、サブク
ロック発生回路８が発振するクロック信号をシステムク
ロックとして、ＣＰＵ１等に出力する。
ロック信号の発振を開始し、メインクロック発生回路７
はクロック信号の発振を停止する。また、切換スイッチ
９は出力端子９ｃを入力端子９ｂ側に接続して、サブク
ロック発生回路８が発振するクロック信号をシステムク
ロックとして、ＣＰＵ１等に出力する。
【０００９】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、用途や使用
される場面に応じて最適なクロック信号を選択して動作
することができるが、ＣＰＵ１が誤動作してレジスタ４
とレジスタ５の双方に“１”の制御値を格納すると、メ
インクロック発生回路７とサブクロック発生回路８の双
方がクロック信号の発振を停止して、システムがデッド
ロック状態に陥る課題があった。ここで、デッドロック
状態とは、電源の遮断、または、システムに対するリセ
ット以外ではシステムが復帰できなくなるロック状態を
いう。機器組み込み型のマイクロコンピュータの応用
は、近年において、その範囲が拡大して、自動車，産業
用機器、家電用機器など広く使用されており、制御がロ
ックされて復帰できない状態は致命的と為り得る。
ュータは以上のように構成されているので、用途や使用
される場面に応じて最適なクロック信号を選択して動作
することができるが、ＣＰＵ１が誤動作してレジスタ４
とレジスタ５の双方に“１”の制御値を格納すると、メ
インクロック発生回路７とサブクロック発生回路８の双
方がクロック信号の発振を停止して、システムがデッド
ロック状態に陥る課題があった。ここで、デッドロック
状態とは、電源の遮断、または、システムに対するリセ
ット以外ではシステムが復帰できなくなるロック状態を
いう。機器組み込み型のマイクロコンピュータの応用
は、近年において、その範囲が拡大して、自動車，産業
用機器、家電用機器など広く使用されており、制御がロ
ックされて復帰できない状態は致命的と為り得る。
【００１０】なお、システムがデッドロック状態に陥る
のを防止するため、選択中のクロック発振源に対するク
ロック信号の発振停止指令を受けても、その発振停止指
令を無視して、クロック信号の発振を継続させる技術が
特開平３−２３１３１９号公報に開示されている。しか
し、これだけでは、ＣＰＵは自己の誤動作を認識するこ
とができないため、誤動作発生の原因を除去する等のリ
カバリー処理を実施することができず、さらに異常な状
態に陥る可能性がある。
のを防止するため、選択中のクロック発振源に対するク
ロック信号の発振停止指令を受けても、その発振停止指
令を無視して、クロック信号の発振を継続させる技術が
特開平３−２３１３１９号公報に開示されている。しか
し、これだけでは、ＣＰＵは自己の誤動作を認識するこ
とができないため、誤動作発生の原因を除去する等のリ
カバリー処理を実施することができず、さらに異常な状
態に陥る可能性がある。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、ＣＰＵの誤動作に対するリカバリ
ー処理を実施することができるマイクロコンピュータを
得ることを目的とする。
めになされたもので、ＣＰＵの誤動作に対するリカバリ
ー処理を実施することができるマイクロコンピュータを
得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、選択手段により選択されたクロック信
号を発振するクロック発振源に対して、ＣＰＵからクロ
ック信号の発振停止指令を受けると、不正な停止処理の
発生を検出する不正検出手段を設けたものである。
コンピュータは、選択手段により選択されたクロック信
号を発振するクロック発振源に対して、ＣＰＵからクロ
ック信号の発振停止指令を受けると、不正な停止処理の
発生を検出する不正検出手段を設けたものである。
【００１３】この発明に係るマイクロコンピュータは、
不正な停止処理の発生を検出するとＣＰＵに対して割込
信号を出力するようにしたものである。
不正な停止処理の発生を検出するとＣＰＵに対して割込
信号を出力するようにしたものである。
【００１４】この発明に係るマイクロコンピュータは、
不正な停止処理の発生を検出するとＣＰＵをリセットす
るようにしたものである。
不正な停止処理の発生を検出するとＣＰＵをリセットす
るようにしたものである。
【００１５】この発明に係るマイクロコンピュータは、
不正な停止処理の発生を検出するとシステム全体をリセ
ットするようにしたものである。
不正な停止処理の発生を検出するとシステム全体をリセ
ットするようにしたものである。
【００１６】この発明に係るマイクロコンピュータは、
選択手段により選択されたクロック信号の発振を監視
し、そのクロック信号の発振停止を検出する発振停止検
出手段を設けたものである。
選択手段により選択されたクロック信号の発振を監視
し、そのクロック信号の発振停止を検出する発振停止検
出手段を設けたものである。
【００１７】この発明に係るマイクロコンピュータは、
クロック信号の発振停止を検出するとＣＰＵに対して割
込信号を出力するようにしたものである。
クロック信号の発振停止を検出するとＣＰＵに対して割
込信号を出力するようにしたものである。
【００１８】この発明に係るマイクロコンピュータは、
クロック信号の発振停止を検出するとＣＰＵをリセット
するようにしたものである。
クロック信号の発振停止を検出するとＣＰＵをリセット
するようにしたものである。
【００１９】この発明に係るマイクロコンピュータは、
クロック信号の発振停止を検出するとシステム全体をリ
セットするようにしたものである。
クロック信号の発振停止を検出するとシステム全体をリ
セットするようにしたものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
１１はマイクロコンピュータのＣＰＵ、１２はＣＰＵ１
１とクロック発生回路１３を接続するバス、１３はマイ
クロコンピュータのクロック発生回路、１４はメインク
ロック発生回路１７の発振状態を制御する制御値を格納
するレジスタ、１５はサブクロック発生回路１８の発振
状態を制御する制御値を格納するレジスタ、１６はＣＰ
Ｕ１１が出力する選択指令に対応する切換スイッチ１９
の接続先を示す制御値を格納するレジスタである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
１１はマイクロコンピュータのＣＰＵ、１２はＣＰＵ１
１とクロック発生回路１３を接続するバス、１３はマイ
クロコンピュータのクロック発生回路、１４はメインク
ロック発生回路１７の発振状態を制御する制御値を格納
するレジスタ、１５はサブクロック発生回路１８の発振
状態を制御する制御値を格納するレジスタ、１６はＣＰ
Ｕ１１が出力する選択指令に対応する切換スイッチ１９
の接続先を示す制御値を格納するレジスタである。
【００２１】１７はＭＨｚ周波数帯の高速なクロック信
号を発振するメインクロック発生回路、１８はメインク
ロック発生回路１７よりも低周波なクロック信号を発振
するリングオシレータなどのサブクロック発生回路であ
る。なお、メインクロック発生回路１７及びサブクロッ
ク発生回路１８からクロック発振源が構成されている。
ここでは、クロック発振源は２個のクロック発生回路か
ら構成しているが、３個以上のクロック発生回路から構
成してもよい。１９はレジスタ１６に格納されている制
御値に応じて、メインクロック発生回路１７又はサブク
ロック発生回路１８が発振するクロック信号を選択して
出力する切換スイッチ（選択手段）、１９ａ，１９ｂは
切換スイッチ１９の入力端子、１９ｃは切換スイッチ１
９の出力端子である。
号を発振するメインクロック発生回路、１８はメインク
ロック発生回路１７よりも低周波なクロック信号を発振
するリングオシレータなどのサブクロック発生回路であ
る。なお、メインクロック発生回路１７及びサブクロッ
ク発生回路１８からクロック発振源が構成されている。
ここでは、クロック発振源は２個のクロック発生回路か
ら構成しているが、３個以上のクロック発生回路から構
成してもよい。１９はレジスタ１６に格納されている制
御値に応じて、メインクロック発生回路１７又はサブク
ロック発生回路１８が発振するクロック信号を選択して
出力する切換スイッチ（選択手段）、１９ａ，１９ｂは
切換スイッチ１９の入力端子、１９ｃは切換スイッチ１
９の出力端子である。
【００２２】２０は切換スイッチ１９がサブクロック発
生回路１８のクロック信号を選択している時、レジスタ
１４に“１”の制御値が格納されると、メインクロック
発生回路１７に対してクロック信号の発振を停止させる
一方、切換スイッチ１９がメインクロック発生回路１７
のクロック信号を選択している時、レジスタ１４に
“１”の制御値が格納されても、ＣＰＵ１１が出力する
発振停止指令を無視する論理ゲート、２１は切換スイッ
チ１９がメインクロック発生回路１７のクロック信号を
選択している時、レジスタ１５に“１”の制御値が格納
されると、サブクロック発生回路１８に対してクロック
信号の発振を停止させる一方、切換スイッチ１９がサブ
クロック発生回路１８のクロック信号を選択している
時、レジスタ１５に“１”の制御値が格納されても、Ｃ
ＰＵ１１が出力する発振停止指令を無視する論理ゲート
である。なお、論理ゲート２０，２１から発振停止手段
が構成されている。
生回路１８のクロック信号を選択している時、レジスタ
１４に“１”の制御値が格納されると、メインクロック
発生回路１７に対してクロック信号の発振を停止させる
一方、切換スイッチ１９がメインクロック発生回路１７
のクロック信号を選択している時、レジスタ１４に
“１”の制御値が格納されても、ＣＰＵ１１が出力する
発振停止指令を無視する論理ゲート、２１は切換スイッ
チ１９がメインクロック発生回路１７のクロック信号を
選択している時、レジスタ１５に“１”の制御値が格納
されると、サブクロック発生回路１８に対してクロック
信号の発振を停止させる一方、切換スイッチ１９がサブ
クロック発生回路１８のクロック信号を選択している
時、レジスタ１５に“１”の制御値が格納されても、Ｃ
ＰＵ１１が出力する発振停止指令を無視する論理ゲート
である。なお、論理ゲート２０，２１から発振停止手段
が構成されている。
【００２３】２２は切換スイッチ１９がメインクロック
発生回路１７のクロック信号を選択している時、レジス
タ１４に“１”の制御値が格納されると、不正な停止処
理の発生を検出し、ＣＰＵ１１に対して割込信号を出
力する論理ゲート、２３は切換スイッチ１９がサブクロ
ック発生回路１８のクロック信号を選択している時、レ
ジスタ１５に“１”の制御値が格納されると、不正な停
止処理の発生を検出し、ＣＰＵ１１に対して割込信号
を出力する論理ゲートである。なお、論理ゲート２２，
２３から不正検出手段が構成されている。図２はクロッ
ク発生回路１３の状態遷移を示す状態遷移図である。
発生回路１７のクロック信号を選択している時、レジス
タ１４に“１”の制御値が格納されると、不正な停止処
理の発生を検出し、ＣＰＵ１１に対して割込信号を出
力する論理ゲート、２３は切換スイッチ１９がサブクロ
ック発生回路１８のクロック信号を選択している時、レ
ジスタ１５に“１”の制御値が格納されると、不正な停
止処理の発生を検出し、ＣＰＵ１１に対して割込信号
を出力する論理ゲートである。なお、論理ゲート２２，
２３から不正検出手段が構成されている。図２はクロッ
ク発生回路１３の状態遷移を示す状態遷移図である。
【００２４】次に動作について説明する。ここでは、説
明の便宜上、クロック発生回路１３が次のような初期状
態にあるものとする。 ・初期状態 １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
明の便宜上、クロック発生回路１３が次のような初期状
態にあるものとする。 ・初期状態 １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
【００２５】ＣＰＵ１１は、上記のような初期状態にお
いて、高速な動作を実現する必要が生じると、メインク
ロック発生回路１７が発振するクロック信号を使用する
ため、メインクロック発生回路１７の選択を指示する選
択指令をレジスタ１６に出力し、レジスタ１６に格納さ
れている制御値を“１”に書き換える。これにより、切
換スイッチ１９は出力端子１９ｃの接続先を入力端子１
９ｂから入力端子１９ａに切り換えるので、クロック発
生回路１３は初期状態からメイン処理状態Ａに移行す
る。即ち、メインクロック発生回路１７のクロック信号
が選択されて、そのクロック信号がシステムクロックと
して、ＣＰＵ１１等に出力される。
いて、高速な動作を実現する必要が生じると、メインク
ロック発生回路１７が発振するクロック信号を使用する
ため、メインクロック発生回路１７の選択を指示する選
択指令をレジスタ１６に出力し、レジスタ１６に格納さ
れている制御値を“１”に書き換える。これにより、切
換スイッチ１９は出力端子１９ｃの接続先を入力端子１
９ｂから入力端子１９ａに切り換えるので、クロック発
生回路１３は初期状態からメイン処理状態Ａに移行す
る。即ち、メインクロック発生回路１７のクロック信号
が選択されて、そのクロック信号がシステムクロックと
して、ＣＰＵ１１等に出力される。
【００２６】・メイン処理状態Ａ １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
【００２７】ＣＰＵ１１は、上記のようなメイン処理状
態Ａに移行すると、メインクロック発生回路１７のクロ
ック信号をシステムクロックとして使用するが、システ
ムにおいて、サブクロック発生回路１８のクロック信号
を使用する回路素子等が存在しない場合には、消費電力
の低減化を図るため、サブクロック発生回路１８の停止
を指示する発振停止指令をレジスタ１５に出力し、レジ
スタ１５に格納されている制御値を“１”に書き換え
る。これにより、サブクロック発生回路１８はクロック
信号の発振を停止するので、クロック発生回路１３はメ
イン処理状態Ａからメイン処理状態Ｂに移行する。
態Ａに移行すると、メインクロック発生回路１７のクロ
ック信号をシステムクロックとして使用するが、システ
ムにおいて、サブクロック発生回路１８のクロック信号
を使用する回路素子等が存在しない場合には、消費電力
の低減化を図るため、サブクロック発生回路１８の停止
を指示する発振停止指令をレジスタ１５に出力し、レジ
スタ１５に格納されている制御値を“１”に書き換え
る。これにより、サブクロック発生回路１８はクロック
信号の発振を停止するので、クロック発生回路１３はメ
イン処理状態Ａからメイン処理状態Ｂに移行する。
【００２８】・メイン処理状態Ｂ １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は停止状態→レジスタ１
５に格納されている制御値は“１” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は停止状態→レジスタ１
５に格納されている制御値は“１” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
【００２９】ＣＰＵ１１は、上記のようなメイン処理状
態Ｂにおいて、サブクロック発生回路１８のクロック信
号を使用する回路素子等が現れた場合、あるいは、ＣＰ
Ｕ１１がスリープ状態に移行するなどの場合、サブクロ
ック発生回路１８の発振を再開させるため、サブクロッ
ク発生回路１８の起動を指示する指令をレジスタ１５に
出力し、レジスタ１５に格納されている制御値を“０”
に書き換える。これにより、サブクロック発生回路１８
はクロック信号の発振を再開するので、クロック発生回
路１３はメイン処理状態Ｂからメイン処理状態Ａに移行
する。
態Ｂにおいて、サブクロック発生回路１８のクロック信
号を使用する回路素子等が現れた場合、あるいは、ＣＰ
Ｕ１１がスリープ状態に移行するなどの場合、サブクロ
ック発生回路１８の発振を再開させるため、サブクロッ
ク発生回路１８の起動を指示する指令をレジスタ１５に
出力し、レジスタ１５に格納されている制御値を“０”
に書き換える。これにより、サブクロック発生回路１８
はクロック信号の発振を再開するので、クロック発生回
路１３はメイン処理状態Ｂからメイン処理状態Ａに移行
する。
【００３０】・メイン処理状態Ａ １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）メインクロック発生回路１７のクロック信号を選択
→レジスタ１６に格納されている制御値は“１”
【００３１】ただし、上記のようなメイン処理状態Ｂに
おいて、ＣＰＵ１１がメインクロック発生回路１７の停
止を指示する発振停止指令をレジスタ１４に出力して、
レジスタ１４に格納されている制御値を“１”に書き換
える誤動作が発生すると、従来例のように、論理ゲート
２０がなければ、メインクロック発生回路１７がクロッ
ク信号の発振を停止して、システムがデッドロック状態
に陥るが、この実施の形態１では、メインクロック発生
回路１７のクロック信号が選択されている時、レジスタ
１４に格納されている制御値が“１”に書き換えられて
も、論理ゲート２０がメインクロック発生回路１７の発
振停止指令を無視するので、メインクロック発生回路１
７の発振が継続され、システムがデッドロック状態に陥
ることはない。
おいて、ＣＰＵ１１がメインクロック発生回路１７の停
止を指示する発振停止指令をレジスタ１４に出力して、
レジスタ１４に格納されている制御値を“１”に書き換
える誤動作が発生すると、従来例のように、論理ゲート
２０がなければ、メインクロック発生回路１７がクロッ
ク信号の発振を停止して、システムがデッドロック状態
に陥るが、この実施の形態１では、メインクロック発生
回路１７のクロック信号が選択されている時、レジスタ
１４に格納されている制御値が“１”に書き換えられて
も、論理ゲート２０がメインクロック発生回路１７の発
振停止指令を無視するので、メインクロック発生回路１
７の発振が継続され、システムがデッドロック状態に陥
ることはない。
【００３２】その際、論理ゲート２２は、上記のような
誤動作が発生すると、即ち、切換スイッチ１９がメイン
クロック発生回路１７のクロック信号を選択している
時、レジスタ１４に“１”の制御値が格納されると、不
正な停止処理の発生を検出し、ＣＰＵ１１に対して割込
信号を出力する。これにより、ＣＰＵ１１は、自己の
動作が異常状態にあることを割込信号により認識するこ
とが可能になり、その結果、マイクロコンピュータが組
み込まれたシステム全体が予期せぬ異常な状態に陥らな
いように必要なリカバリー処理をした後で、待機または
停止するなどの状態に遷移することが可能になる。
誤動作が発生すると、即ち、切換スイッチ１９がメイン
クロック発生回路１７のクロック信号を選択している
時、レジスタ１４に“１”の制御値が格納されると、不
正な停止処理の発生を検出し、ＣＰＵ１１に対して割込
信号を出力する。これにより、ＣＰＵ１１は、自己の
動作が異常状態にあることを割込信号により認識するこ
とが可能になり、その結果、マイクロコンピュータが組
み込まれたシステム全体が予期せぬ異常な状態に陥らな
いように必要なリカバリー処理をした後で、待機または
停止するなどの状態に遷移することが可能になる。
【００３３】ＣＰＵ１１は、上記のようなメイン処理状
態Ａに移行した後、高速な動作を実現する必要がなくな
ると、サブクロック発生回路１８が発振するクロック信
号を使用するため、サブクロック発生回路１８の選択を
指示する選択指令をレジスタ１６に出力し、レジスタ１
６に格納されている制御値を“０”に書き換える。これ
により、切換スイッチ１９は出力端子１９ｃの接続先を
入力端子１９ａから入力端子１９ｂに切り換えるので、
クロック発生回路１３はメイン処理状態Ａから初期状態
に移行する。即ち、サブクロック発生回路１８のクロッ
ク信号が選択されて、そのクロック信号がシステムクロ
ックとして、ＣＰＵ１１等に出力される。
態Ａに移行した後、高速な動作を実現する必要がなくな
ると、サブクロック発生回路１８が発振するクロック信
号を使用するため、サブクロック発生回路１８の選択を
指示する選択指令をレジスタ１６に出力し、レジスタ１
６に格納されている制御値を“０”に書き換える。これ
により、切換スイッチ１９は出力端子１９ｃの接続先を
入力端子１９ａから入力端子１９ｂに切り換えるので、
クロック発生回路１３はメイン処理状態Ａから初期状態
に移行する。即ち、サブクロック発生回路１８のクロッ
ク信号が選択されて、そのクロック信号がシステムクロ
ックとして、ＣＰＵ１１等に出力される。
【００３４】・初期状態 １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
【００３５】ＣＰＵ１１は、上記のような初期状態に移
行すると、サブクロック発生回路１８のクロック信号を
システムクロックとして使用するが、システムにおい
て、メインクロック発生回路１７のクロック信号を使用
する回路素子等が存在しない場合やスリープ状態に移行
する場合には、消費電力の低減化を図るため、メインク
ロック発生回路１７の停止を指示する発振停止指令をレ
ジスタ１４に出力し、レジスタ１４に格納されている制
御値を“１”に書き換える。これにより、メインクロッ
ク発生回路１７はクロック信号の発振を停止するので、
クロック発生回路１３は初期状態から低消費電力状態に
移行する。
行すると、サブクロック発生回路１８のクロック信号を
システムクロックとして使用するが、システムにおい
て、メインクロック発生回路１７のクロック信号を使用
する回路素子等が存在しない場合やスリープ状態に移行
する場合には、消費電力の低減化を図るため、メインク
ロック発生回路１７の停止を指示する発振停止指令をレ
ジスタ１４に出力し、レジスタ１４に格納されている制
御値を“１”に書き換える。これにより、メインクロッ
ク発生回路１７はクロック信号の発振を停止するので、
クロック発生回路１３は初期状態から低消費電力状態に
移行する。
【００３６】・低消費電力状態 １）メインクロック発生回路１７は停止状態→レジスタ
１４に格納されている制御値は“１” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
１４に格納されている制御値は“１” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
【００３７】ＣＰＵ１１は、上記のような低消費電力状
態において、高速な動作を実現する等の事情が生じる
と、メインクロック発生回路１７の発振を再開させるた
め、メインクロック発生回路１７の起動を指示する指令
をレジスタ１４に出力し、レジスタ１４に格納されてい
る制御値を“０”に書き換える。これにより、メインク
ロック発生回路１７はクロック信号の発振を再開するの
で、クロック発生回路１３は低消費電力状態から初期状
態に移行する。
態において、高速な動作を実現する等の事情が生じる
と、メインクロック発生回路１７の発振を再開させるた
め、メインクロック発生回路１７の起動を指示する指令
をレジスタ１４に出力し、レジスタ１４に格納されてい
る制御値を“０”に書き換える。これにより、メインク
ロック発生回路１７はクロック信号の発振を再開するの
で、クロック発生回路１３は低消費電力状態から初期状
態に移行する。
【００３８】・初期状態 １）メインクロック発生回路１７は発振状態→レジスタ
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
１４に格納されている制御値は“０” ２）サブクロック発生回路１８は発振状態→レジスタ１
５に格納されている制御値は“０” ３）サブクロック発生回路１８のクロック信号を選択→
レジスタ１６に格納されている制御値は“０”
【００３９】ただし、上記のような低消費電力状態にお
いて、ＣＰＵ１１がサブクロック発生回路１８の停止を
指示する発振停止指令をレジスタ１５に出力して、レジ
スタ１５に格納されている制御値を“１”に書き換える
誤動作が発生すると、従来例のように、論理ゲート２１
がなければ、サブクロック発生回路１８がクロック信号
の発振を停止して、システムがデッドロック状態に陥る
が、この実施の形態１では、サブクロック発生回路１８
のクロック信号が選択されている時、レジスタ１５に格
納されている制御値が“１”に書き換えられても、論理
ゲート２１がサブクロック発生回路１８の発振停止指令
を無視するので、サブクロック発生回路１８の発振が継
続され、システムがデッドロック状態に陥ることはな
い。
いて、ＣＰＵ１１がサブクロック発生回路１８の停止を
指示する発振停止指令をレジスタ１５に出力して、レジ
スタ１５に格納されている制御値を“１”に書き換える
誤動作が発生すると、従来例のように、論理ゲート２１
がなければ、サブクロック発生回路１８がクロック信号
の発振を停止して、システムがデッドロック状態に陥る
が、この実施の形態１では、サブクロック発生回路１８
のクロック信号が選択されている時、レジスタ１５に格
納されている制御値が“１”に書き換えられても、論理
ゲート２１がサブクロック発生回路１８の発振停止指令
を無視するので、サブクロック発生回路１８の発振が継
続され、システムがデッドロック状態に陥ることはな
い。
【００４０】その際、論理ゲート２３は、上記のような
誤動作が発生すると、即ち、切換スイッチ１９がサブク
ロック発生回路１８のクロック信号を選択している時、
レジスタ１５に“１”の制御値が格納されると、不正な
停止処理の発生を検出し、ＣＰＵ１１に対して割込信号
を出力する。これにより、ＣＰＵ１１は、自己の動作
が異常状態にあることを割込信号により認識することが
可能になり、その結果、マイクロコンピュータが組み込
まれたシステム全体が予期せぬ異常な状態に陥らないよ
うに必要なリカバリー処理をした後で、待機または停止
するなどの状態に遷移することが可能になる。
誤動作が発生すると、即ち、切換スイッチ１９がサブク
ロック発生回路１８のクロック信号を選択している時、
レジスタ１５に“１”の制御値が格納されると、不正な
停止処理の発生を検出し、ＣＰＵ１１に対して割込信号
を出力する。これにより、ＣＰＵ１１は、自己の動作
が異常状態にあることを割込信号により認識することが
可能になり、その結果、マイクロコンピュータが組み込
まれたシステム全体が予期せぬ異常な状態に陥らないよ
うに必要なリカバリー処理をした後で、待機または停止
するなどの状態に遷移することが可能になる。
【００４１】以上で明らかなように、この実施の形態１
によれば、切換スイッチ１９が選択しているクロック信
号を発振するクロック発振源に対して、ＣＰＵ１１から
クロック信号の発振停止指令を受けると、不正な停止処
理の発生を検出して割込信号をＣＰＵ１１に出力するよ
うに構成したので、ＣＰＵ１１の誤動作に対するリカバ
リー処理を実施することができる効果を奏する。
によれば、切換スイッチ１９が選択しているクロック信
号を発振するクロック発振源に対して、ＣＰＵ１１から
クロック信号の発振停止指令を受けると、不正な停止処
理の発生を検出して割込信号をＣＰＵ１１に出力するよ
うに構成したので、ＣＰＵ１１の誤動作に対するリカバ
リー処理を実施することができる効果を奏する。
【００４２】実施の形態２．上記実施の形態１では、論
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対して割込信号，を
出力するものについて示したが、図３に示すように、論
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対してリセット信号，
を出力するようにしてもよい。これにより、ＣＰＵ１
１の異常状態をリセットすることができるため、ＣＰＵ
１１の状態を正常状態に戻すことができる効果を奏す
る。
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対して割込信号，を
出力するものについて示したが、図３に示すように、論
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対してリセット信号，
を出力するようにしてもよい。これにより、ＣＰＵ１
１の異常状態をリセットすることができるため、ＣＰＵ
１１の状態を正常状態に戻すことができる効果を奏す
る。
【００４３】実施の形態３．上記実施の形態２では、論
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対してリセット信号，
を出力するものについて示したが、論理ゲート２２，
２３がＣＰＵ１１の不正な停止処理の発生を検出する
と、マイクロコンピュータが組み込まれたシステム全体
に対してリセット信号，を出力するようにしてもよ
い。これにより、システム全体の異常状態をリセットす
ることができるため、システム全体の状態を正常状態に
戻すことができる効果を奏する。
理ゲート２２，２３がＣＰＵ１１の不正な停止処理の発
生を検出すると、ＣＰＵ１１に対してリセット信号，
を出力するものについて示したが、論理ゲート２２，
２３がＣＰＵ１１の不正な停止処理の発生を検出する
と、マイクロコンピュータが組み込まれたシステム全体
に対してリセット信号，を出力するようにしてもよ
い。これにより、システム全体の異常状態をリセットす
ることができるため、システム全体の状態を正常状態に
戻すことができる効果を奏する。
【００４４】実施の形態４．図４はこの発明の実施の形
態４によるマイクロコンピュータを示す構成図であり、
図において、図１と同一符号は同一または相当部分を示
すので説明を省略する。３１はメインクロック発生回路
１７のクロック信号の発振を監視して、そのクロック信
号の発振停止を検出する発振停止検出回路、３２はメイ
ンクロック発生回路１７のクロック信号が選択されてい
る時、発振停止検出回路３１がクロック信号の発振停止
を検出すると、ＣＰＵ１１に対して割込信号を出力する
論理ゲートである。なお、発振停止検出回路３１及び論
理ゲート３２から発振停止検出手段が構成されている。
態４によるマイクロコンピュータを示す構成図であり、
図において、図１と同一符号は同一または相当部分を示
すので説明を省略する。３１はメインクロック発生回路
１７のクロック信号の発振を監視して、そのクロック信
号の発振停止を検出する発振停止検出回路、３２はメイ
ンクロック発生回路１７のクロック信号が選択されてい
る時、発振停止検出回路３１がクロック信号の発振停止
を検出すると、ＣＰＵ１１に対して割込信号を出力する
論理ゲートである。なお、発振停止検出回路３１及び論
理ゲート３２から発振停止検出手段が構成されている。
【００４５】次に動作について説明する。上記実施の形
態１では、論理ゲート２２，２３がＣＰＵ１１の不正な
停止処理の発生を検出すると、ＣＰＵ１１に対して割込
信号，を出力するものについて示したが、クロック
発生回路１３が低消費電力状態にある時、ＣＰＵ１１が
メインクロック発生回路１７の選択を指示する誤動作が
発生した時、ＣＰＵ１１に対して割込信号を出力するよ
うにしてもよい。
態１では、論理ゲート２２，２３がＣＰＵ１１の不正な
停止処理の発生を検出すると、ＣＰＵ１１に対して割込
信号，を出力するものについて示したが、クロック
発生回路１３が低消費電力状態にある時、ＣＰＵ１１が
メインクロック発生回路１７の選択を指示する誤動作が
発生した時、ＣＰＵ１１に対して割込信号を出力するよ
うにしてもよい。
【００４６】即ち、クロック発生回路１３が低消費電力
状態にある場合、メインクロック発生回路１７はクロッ
ク信号の発振を停止しているので、切換スイッチ１９が
メインクロック発生回路１７のクロック信号を選択する
と、システムがデッドロック状態に陥ることになる。
状態にある場合、メインクロック発生回路１７はクロッ
ク信号の発振を停止しているので、切換スイッチ１９が
メインクロック発生回路１７のクロック信号を選択する
と、システムがデッドロック状態に陥ることになる。
【００４７】そこで、この実施の形態４では、発振停止
検出回路３１が常時メインクロック発生回路１７のクロ
ック信号の発振を監視して、そのクロック信号の発振停
止を検出し、メインクロック発生回路１７がクロック信
号の発振を停止している時、ＣＰＵ１１がメインクロッ
ク発生回路１７の選択を指示する選択指令を出力して、
レジスタ１６に“１”の制御値が格納されると、論理ゲ
ート３２がＣＰＵ１１に対して割込信号を出力するよう
にする。これにより、上記実施の形態１と同様の効果を
奏することができる。
検出回路３１が常時メインクロック発生回路１７のクロ
ック信号の発振を監視して、そのクロック信号の発振停
止を検出し、メインクロック発生回路１７がクロック信
号の発振を停止している時、ＣＰＵ１１がメインクロッ
ク発生回路１７の選択を指示する選択指令を出力して、
レジスタ１６に“１”の制御値が格納されると、論理ゲ
ート３２がＣＰＵ１１に対して割込信号を出力するよう
にする。これにより、上記実施の形態１と同様の効果を
奏することができる。
【００４８】なお、この実施の形態４では、発振停止検
出回路３１がメインクロック発生回路１７のクロック信
号の発振を監視して、そのクロック信号の発振停止を検
出するものについて示したが、サブクロック発生回路１
８のクロック信号の発振を監視して、そのクロック信号
の発振停止を検出するようにしてもよい。この場合に
は、メイン処理状態Ｂにおいて、ＣＰＵ１１がサブクロ
ック発生回路１８の選択を指示する誤動作が発生して
も、ＣＰＵ１１の誤動作に対するリカバリー処理を実施
することができる効果を奏する。
出回路３１がメインクロック発生回路１７のクロック信
号の発振を監視して、そのクロック信号の発振停止を検
出するものについて示したが、サブクロック発生回路１
８のクロック信号の発振を監視して、そのクロック信号
の発振停止を検出するようにしてもよい。この場合に
は、メイン処理状態Ｂにおいて、ＣＰＵ１１がサブクロ
ック発生回路１８の選択を指示する誤動作が発生して
も、ＣＰＵ１１の誤動作に対するリカバリー処理を実施
することができる効果を奏する。
【００４９】実施の形態５．上記実施の形態４では、論
理ゲート３２がＣＰＵ１１の不正な切換処理の発生を検
出すると、ＣＰＵ１１に対して割込信号を出力するもの
について示したが、図５及び図６に示すように、論理ゲ
ート３２がＣＰＵ１１の不正な切換処理の発生を検出す
ると、ＣＰＵ１１に対してリセット信号を出力するよう
にしてもよい。これにより、ＣＰＵ１１の異常状態をリ
セットすることができるため、ＣＰＵ１１の状態を正常
状態（初期状態）に戻すことができる効果を奏する。
理ゲート３２がＣＰＵ１１の不正な切換処理の発生を検
出すると、ＣＰＵ１１に対して割込信号を出力するもの
について示したが、図５及び図６に示すように、論理ゲ
ート３２がＣＰＵ１１の不正な切換処理の発生を検出す
ると、ＣＰＵ１１に対してリセット信号を出力するよう
にしてもよい。これにより、ＣＰＵ１１の異常状態をリ
セットすることができるため、ＣＰＵ１１の状態を正常
状態（初期状態）に戻すことができる効果を奏する。
【００５０】実施の形態６．上記実施の形態５では、論
理ゲート３２がＣＰＵ１１の不正な切換処理の発生を検
出すると、ＣＰＵ１１に対してリセット信号を出力する
ものについて示したが、論理ゲート３２がＣＰＵ１１の
不正な切換処理の発生を検出すると、マイクロコンピュ
ータが組み込まれたシステム全体に対してリセット信号
を出力するようにしてもよい。これにより、システム全
体の異常状態をリセットすることができるため、システ
ム全体の状態を正常状態に戻すことができる効果を奏す
る。
理ゲート３２がＣＰＵ１１の不正な切換処理の発生を検
出すると、ＣＰＵ１１に対してリセット信号を出力する
ものについて示したが、論理ゲート３２がＣＰＵ１１の
不正な切換処理の発生を検出すると、マイクロコンピュ
ータが組み込まれたシステム全体に対してリセット信号
を出力するようにしてもよい。これにより、システム全
体の異常状態をリセットすることができるため、システ
ム全体の状態を正常状態に戻すことができる効果を奏す
る。
【００５１】
【発明の効果】以上のように、この発明によれば、選択
手段により選択されたクロック信号を発振するクロック
発振源に対して、ＣＰＵからクロック信号の発振停止指
令を受けると、不正な停止処理の発生を検出する不正検
出手段を設けるように構成したので、ＣＰＵの誤動作に
対するリカバリー処理の実施が可能になる効果がある。
手段により選択されたクロック信号を発振するクロック
発振源に対して、ＣＰＵからクロック信号の発振停止指
令を受けると、不正な停止処理の発生を検出する不正検
出手段を設けるように構成したので、ＣＰＵの誤動作に
対するリカバリー処理の実施が可能になる効果がある。
【００５２】この発明によれば、不正な停止処理の発生
を検出するとＣＰＵに対して割込信号を出力するように
構成したので、ＣＰＵの誤動作に対するリカバリー処理
を実施することができる効果がある。
を検出するとＣＰＵに対して割込信号を出力するように
構成したので、ＣＰＵの誤動作に対するリカバリー処理
を実施することができる効果がある。
【００５３】この発明によれば、不正な停止処理の発生
を検出するとＣＰＵをリセットするように構成したの
で、ＣＰＵの状態を正常状態に戻すことができる効果が
ある。
を検出するとＣＰＵをリセットするように構成したの
で、ＣＰＵの状態を正常状態に戻すことができる効果が
ある。
【００５４】この発明によれば、不正な停止処理の発生
を検出するとシステム全体をリセットするように構成し
たので、システム全体の状態を正常状態に戻すことがで
きる効果がある。
を検出するとシステム全体をリセットするように構成し
たので、システム全体の状態を正常状態に戻すことがで
きる効果がある。
【００５５】この発明によれば、選択手段により選択さ
れたクロック信号の発振を監視し、そのクロック信号の
発振停止を検出する発振停止検出手段を設けるように構
成したので、ＣＰＵの誤動作に対するリカバリー処理の
実施が可能になる効果がある。
れたクロック信号の発振を監視し、そのクロック信号の
発振停止を検出する発振停止検出手段を設けるように構
成したので、ＣＰＵの誤動作に対するリカバリー処理の
実施が可能になる効果がある。
【００５６】この発明によれば、クロック信号の発振停
止を検出するとＣＰＵに対して割込信号を出力するよう
に構成したので、ＣＰＵの誤動作に対するリカバリー処
理を実施することができる効果がある。
止を検出するとＣＰＵに対して割込信号を出力するよう
に構成したので、ＣＰＵの誤動作に対するリカバリー処
理を実施することができる効果がある。
【００５７】この発明によれば、クロック信号の発振停
止を検出するとＣＰＵをリセットするように構成したの
で、ＣＰＵの状態を正常状態に戻すことができる効果が
ある。
止を検出するとＣＰＵをリセットするように構成したの
で、ＣＰＵの状態を正常状態に戻すことができる効果が
ある。
【００５８】この発明によれば、クロック信号の発振停
止を検出するとシステム全体をリセットするように構成
したので、システム全体の状態を正常状態に戻すことが
できる効果がある。
止を検出するとシステム全体をリセットするように構成
したので、システム全体の状態を正常状態に戻すことが
できる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図２】 クロック発生回路１３の状態遷移を示す状態
遷移図である。
遷移図である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図４】 この発明の実施の形態４によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図５】 この発明の実施の形態５によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図６】 クロック発生回路１３の状態遷移を示す状態
遷移図である。
遷移図である。
【図７】 従来のマイクロコンピュータを示す構成図で
ある。
ある。
１１ ＣＰＵ、１２ バス、１３ クロック発生回路、
１４，１５，１６ レジスタ、１７ メインクロック発
生回路（クロック発振源）、１８ サブクロック発生回
路（クロック発振源）、１９ 切換スイッチ（選択手
段）、１９ａ，１９ｂ 入力端子、１９ｃ 出力端子、
２０，２１ 論理ゲート（発振停止手段）、２２，２３
論理ゲート（不正検出手段）、３１ 発振停止検出回
路（発振停止検出手段）、３２ 論理ゲート（発振停止
検出手段）。
１４，１５，１６ レジスタ、１７ メインクロック発
生回路（クロック発振源）、１８ サブクロック発生回
路（クロック発振源）、１９ 切換スイッチ（選択手
段）、１９ａ，１９ｂ 入力端子、１９ｃ 出力端子、
２０，２１ 論理ゲート（発振停止手段）、２２，２３
論理ゲート（不正検出手段）、３１ 発振停止検出回
路（発振停止検出手段）、３２ 論理ゲート（発振停止
検出手段）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B027 AA05 BB04 CC04 5B042 GA38 GC07 JJ09 JJ19 KK01 KK02 5B079 BA02 BB01 BC10 DD20
Claims (8)
- 【請求項１】 発振周波数が相互に異なる複数のクロッ
ク発振源と、ＣＰＵが出力する選択指令に応じて、上記
複数のクロック発振源が発振するクロック信号の中か
ら、実動作に使用するクロック信号を選択する選択手段
と、上記選択手段により選択されたクロック信号以外の
クロック信号を発振するクロック発振源に対して、上記
ＣＰＵからクロック信号の発振停止指令を受けると、当
該クロック発振源に対してクロック信号の発振を停止さ
せる発振停止手段と、上記選択手段により選択されたク
ロック信号を発振するクロック発振源に対して、上記Ｃ
ＰＵからクロック信号の発振停止指令を受けると、不正
な停止処理の発生を検出する不正検出手段とを備えたマ
イクロコンピュータ。 - 【請求項２】 不正検出手段は、不正な停止処理の発生
を検出するとＣＰＵに対して割込信号を出力することを
特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 不正検出手段は、不正な停止処理の発生
を検出するとＣＰＵをリセットすることを特徴とする請
求項１記載のマイクロコンピュータ。 - 【請求項４】 不正検出手段は、不正な停止処理の発生
を検出するとシステム全体をリセットすることを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項５】 発振周波数が相互に異なる複数のクロッ
ク発振源と、ＣＰＵが出力する選択指令に応じて、上記
複数のクロック発振源が発振するクロック信号の中か
ら、実動作に使用するクロック信号を選択する選択手段
と、上記選択手段により選択されたクロック信号以外の
クロック信号を発振するクロック発振源に対して、上記
ＣＰＵからクロック信号の発振停止指令を受けると、当
該クロック発振源に対してクロック信号の発振を停止さ
せる発振停止手段と、上記選択手段により選択されたク
ロック信号の発振を監視し、そのクロック信号の発振停
止を検出する発振停止検出手段とを備えたマイクロコン
ピュータ。 - 【請求項６】 発振停止検出手段は、クロック信号の発
振停止を検出するとＣＰＵに対して割込信号を出力する
ことを特徴とする請求項５記載のマイクロコンピュー
タ。 - 【請求項７】 発振停止検出手段は、クロック信号の発
振停止を検出するとＣＰＵをリセットすることを特徴と
する請求項５記載のマイクロコンピュータ。 - 【請求項８】 発振停止検出手段は、クロック信号の発
振停止を検出するとシステム全体をリセットすることを
特徴とする請求項５記載のマイクロコンピュータ。
Priority Applications (4)
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|---|---|---|---|
| JP32722999A JP2001142559A (ja) | 1999-11-17 | 1999-11-17 | マイクロコンピュータ |
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| US09/568,539 US6606713B1 (en) | 1999-11-17 | 2000-05-11 | Microcomputer including circuitry for detecting an unauthorized stoppage of the system clock signal |
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|---|---|---|---|
| JP32722999A JP2001142559A (ja) | 1999-11-17 | 1999-11-17 | マイクロコンピュータ |
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Family Applications (1)
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| JP (1) | JP2001142559A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022144A (ja) * | 2001-07-09 | 2003-01-24 | Mitsubishi Electric Corp | マイクロコンピュータ発振切り替え回路 |
Families Citing this family (5)
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|---|---|---|---|---|
| US7234092B2 (en) * | 2002-06-11 | 2007-06-19 | On-Chip Technologies, Inc. | Variable clocked scan test circuitry and method |
| US7200784B2 (en) * | 2003-01-24 | 2007-04-03 | On-Chip Technologies, Inc. | Accelerated scan circuitry and method for reducing scan test data volume and execution time |
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Family Cites Families (11)
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|---|---|---|---|---|
| KR890003482A (ko) * | 1987-08-29 | 1989-04-15 | 신훈철 | 선반을 이용한 소형 공작물의 내면 브로우칭 가공방법과 그에 적합한 홀더 |
| US5261082A (en) * | 1987-11-20 | 1993-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit having a plurality of oscillation circuits |
| JP2626125B2 (ja) | 1990-02-06 | 1997-07-02 | 日本電気株式会社 | マイクロコンピュータ |
| JP2676966B2 (ja) * | 1990-03-16 | 1997-11-17 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| JPH0651864A (ja) * | 1992-04-24 | 1994-02-25 | Nec Corp | 計算機 |
| JP2899610B2 (ja) | 1992-10-09 | 1999-06-02 | モトローラ株式会社 | Ｃｐｕクロック選択供給回路の誤動作保護回路 |
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| JPH09319456A (ja) * | 1996-06-03 | 1997-12-12 | Mitsubishi Electric Corp | 発振停止検出装置 |
| US5848281A (en) * | 1996-07-23 | 1998-12-08 | Smalley; Kenneth George | Method and apparatus for powder management in a multifunction controller with an embedded microprocessor |
| JPH1195859A (ja) * | 1997-09-24 | 1999-04-09 | Mitsubishi Electric Corp | 集積回路内蔵発振回路 |
| JP2000122749A (ja) * | 1998-10-20 | 2000-04-28 | Mitsubishi Electric Corp | 発振停止検出装置 |
-
1999
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-
2000
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- 2000-05-22 KR KR10-2000-0027363A patent/KR100386720B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022144A (ja) * | 2001-07-09 | 2003-01-24 | Mitsubishi Electric Corp | マイクロコンピュータ発振切り替え回路 |
| JP4671549B2 (ja) * | 2001-07-09 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ発振切り替え回路 |
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