JP2734243B2 - ウォッチドッグ・タイマ - Google Patents
ウォッチドッグ・タイマInfo
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- JP2734243B2 JP2734243B2 JP3235779A JP23577991A JP2734243B2 JP 2734243 B2 JP2734243 B2 JP 2734243B2 JP 3235779 A JP3235779 A JP 3235779A JP 23577991 A JP23577991 A JP 23577991A JP 2734243 B2 JP2734243 B2 JP 2734243B2
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- clock
- watchdog timer
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明はウォッチドッグ・タイマ
に関し、特にマイクロコンピュータのウォッチドッグ・
タイマのカウンタ動作クロック回路に関する。
に関し、特にマイクロコンピュータのウォッチドッグ・
タイマのカウンタ動作クロック回路に関する。
【０００２】
【従来の技術】マイクロコンピュータにおいて、プログ
ラムの暴走やシステムの異常等を検出する手段として、
ウォッチドッグ・タイマが用いられる。
ラムの暴走やシステムの異常等を検出する手段として、
ウォッチドッグ・タイマが用いられる。
【０００３】このウォッチドッグ・タイマは、プログラ
ムの暴走やデッドロック等を検出するための機能で、プ
ログラムの各モジュールごとにウォッチドッグ・タイマ
をクリアする命令を入れてプログラムを設計し、ウォッ
チドック・タイマ割込みが発生することでプログラムま
たはシステムが異常動作していることを検出するもので
ある。
ムの暴走やデッドロック等を検出するための機能で、プ
ログラムの各モジュールごとにウォッチドッグ・タイマ
をクリアする命令を入れてプログラムを設計し、ウォッ
チドック・タイマ割込みが発生することでプログラムま
たはシステムが異常動作していることを検出するもので
ある。
【０００４】従来のこの種のウォッチドッグ・タイマを
含むマイクロコンピュータは、図５に示すような構成と
なっており、ウォッチドッグ・タイマ５０１、発振回路
（以下ＯＳＣと記す）１０２、中央処理装置（以下ＣＰ
Ｕと記す）１０３、内部発振制御端子Ｘ１，Ｘ２、外部
出力端子ＷＤＴＯで構成される。ウォッチドッグ・タイ
マ５０１は、タイマーカウンタ１０４、ＡＮＤ論理ゲー
ト１０５、ＯＲ論理ゲート１０６、モードレジスタ１０
７で構成される。
含むマイクロコンピュータは、図５に示すような構成と
なっており、ウォッチドッグ・タイマ５０１、発振回路
（以下ＯＳＣと記す）１０２、中央処理装置（以下ＣＰ
Ｕと記す）１０３、内部発振制御端子Ｘ１，Ｘ２、外部
出力端子ＷＤＴＯで構成される。ウォッチドッグ・タイ
マ５０１は、タイマーカウンタ１０４、ＡＮＤ論理ゲー
ト１０５、ＯＲ論理ゲート１０６、モードレジスタ１０
７で構成される。
【０００５】ＯＳＣ１０２は、図２に示すように、イン
バータ３０，３１と抵抗３２とを有する構成となってお
り、内部発振制御端子Ｘ１，Ｘ２に水晶発振器２０１を
接続することで、端子Ｘ１，Ｘ２より入力される信号に
従って、内部システムクロックφI を作成している。Ｃ
ＰＵ１０３は、ＯＳＣ１０２より出力される内部システ
ムクロックφI により動作し、ウォッチドッグ・タイマ
５０１に対し、タイマカウンタ１０４のクリア信号ＣＬ
Ｒと、ウォッチドッグ・タイマ５０１の動作を許可する
動作セット信号ＲＵＮを出力する。
バータ３０，３１と抵抗３２とを有する構成となってお
り、内部発振制御端子Ｘ１，Ｘ２に水晶発振器２０１を
接続することで、端子Ｘ１，Ｘ２より入力される信号に
従って、内部システムクロックφI を作成している。Ｃ
ＰＵ１０３は、ＯＳＣ１０２より出力される内部システ
ムクロックφI により動作し、ウォッチドッグ・タイマ
５０１に対し、タイマカウンタ１０４のクリア信号ＣＬ
Ｒと、ウォッチドッグ・タイマ５０１の動作を許可する
動作セット信号ＲＵＮを出力する。
【０００６】次に、ウォッチドック・タイマ５０１の内
部の動作について説明する。タイマーカウンタ１０４は
マイクロコンピュータの内部システムクロック信号φI
によりカウントアップされ、ＣＰＵ１０３より出力され
るクリア信号ＣＬＲまたはウォッチドッグ・タイマ５０
１の動作を許可する動作セット信号ＲＵＮによりクリア
されるが、カウントアップしオーバーフローするまでク
リア信号ＣＬＲまたは動作セット信号ＲＵＮによるクリ
ア操作が行なわれなかった時に、オーバーフロー信号Ｏ
ＶＦを出力する。
部の動作について説明する。タイマーカウンタ１０４は
マイクロコンピュータの内部システムクロック信号φI
によりカウントアップされ、ＣＰＵ１０３より出力され
るクリア信号ＣＬＲまたはウォッチドッグ・タイマ５０
１の動作を許可する動作セット信号ＲＵＮによりクリア
されるが、カウントアップしオーバーフローするまでク
リア信号ＣＬＲまたは動作セット信号ＲＵＮによるクリ
ア操作が行なわれなかった時に、オーバーフロー信号Ｏ
ＶＦを出力する。
【０００７】モードレジスタ１０７はフリップフロップ
回路で構成され、マイクロコンピュータ内のシステムリ
セット信号ＲＥＳＥＴによりリセットされ、ＣＰＵ１０
３より出力される動作セット信号ＲＵＮによりセットさ
れる。モードレジスタ１０７がセットされるとモードレ
ジスタ１０７のデータ出力によりタイマーカウンタ１０
４のオーバーフロー信号ＯＶＦを外部出力端子ＷＤＴＯ
に出力することで、プログラムまたはシステムの異常を
外部に出力する構成になっている。
回路で構成され、マイクロコンピュータ内のシステムリ
セット信号ＲＥＳＥＴによりリセットされ、ＣＰＵ１０
３より出力される動作セット信号ＲＵＮによりセットさ
れる。モードレジスタ１０７がセットされるとモードレ
ジスタ１０７のデータ出力によりタイマーカウンタ１０
４のオーバーフロー信号ＯＶＦを外部出力端子ＷＤＴＯ
に出力することで、プログラムまたはシステムの異常を
外部に出力する構成になっている。
【０００８】
【課題を解決するための手段】本発明のウォッチドッグ
・タイマは、ＣＰＵを含む内部回路とこれらＣＰＵおよ
び内部回路にシステムクロックを供給する発振回路とを
有するマイクロコンピュータに内蔵されたウォッチドッ
グ・タイマにおいて、前記マイクロコンピュータ外部か
ら外部クロックが供給される外部クロック入力端子と前
記システムクロックが異常状態であっても前記外部クロ
ック入力端子を介して供給される前記外部クロックによ
り正常動作をするタイマ手段とを備え、このタイマ手段
は、前記外部クロックおよび前記システムクロックを入
力し前記ＣＰＵからのクロック切換制御信号により一方
を選択する切換え回路と、この切換え回路の出力を計数
しオーバフローするまでクリアされなければオーバーフ
ロー信号を出力するカウンタと、前記ＣＰＵからのクリ
ア信号または動作セット信号の論理和をとり前記カウン
タをリセットする第１の論理回路と、前記動作セット信
号でセットされてデータ信号を出力しシステムリセット
信号でリセットされる動作モードレジスタと、前記デー
タ信号および前記オーバーフロー信号の論理積をとる第
２の論理回路と、この第２の論理回路の出力信号を外部
への前記オーバーフロー信号として出力することを特徴
とする。
・タイマは、ＣＰＵを含む内部回路とこれらＣＰＵおよ
び内部回路にシステムクロックを供給する発振回路とを
有するマイクロコンピュータに内蔵されたウォッチドッ
グ・タイマにおいて、前記マイクロコンピュータ外部か
ら外部クロックが供給される外部クロック入力端子と前
記システムクロックが異常状態であっても前記外部クロ
ック入力端子を介して供給される前記外部クロックによ
り正常動作をするタイマ手段とを備え、このタイマ手段
は、前記外部クロックおよび前記システムクロックを入
力し前記ＣＰＵからのクロック切換制御信号により一方
を選択する切換え回路と、この切換え回路の出力を計数
しオーバフローするまでクリアされなければオーバーフ
ロー信号を出力するカウンタと、前記ＣＰＵからのクリ
ア信号または動作セット信号の論理和をとり前記カウン
タをリセットする第１の論理回路と、前記動作セット信
号でセットされてデータ信号を出力しシステムリセット
信号でリセットされる動作モードレジスタと、前記デー
タ信号および前記オーバーフロー信号の論理積をとる第
２の論理回路と、この第２の論理回路の出力信号を外部
への前記オーバーフロー信号として出力することを特徴
とする。
【０００９】本発明の目的は、従来の問題点を解決し、
動作に対する高信頼性を確保するようにしたウォッチド
ッグ・タイマを提供することにある。
動作に対する高信頼性を確保するようにしたウォッチド
ッグ・タイマを提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、発振器
の発振出力を動作クロックとするマイクロコンピュータ
のウォッチドッグ・タイマにおいて、周期信号を計数し
入力信号によりクリアされるカウンタと、セット・リセ
ット可能なフリップフロップ回路を内蔵し、前記フリッ
プフロップ回路の出力信号と前記カウンタのオーバーフ
ロー信号とを入力とする論理回路を備え、前記カウンタ
は前記発振器の発振出力より作成したタイミング信号と
は異なる外部よりの周期入力信号により動作する手段を
具備することを特徴とする。
の発振出力を動作クロックとするマイクロコンピュータ
のウォッチドッグ・タイマにおいて、周期信号を計数し
入力信号によりクリアされるカウンタと、セット・リセ
ット可能なフリップフロップ回路を内蔵し、前記フリッ
プフロップ回路の出力信号と前記カウンタのオーバーフ
ロー信号とを入力とする論理回路を備え、前記カウンタ
は前記発振器の発振出力より作成したタイミング信号と
は異なる外部よりの周期入力信号により動作する手段を
具備することを特徴とする。
【００１１】
【実施例】図１は本発明の第１の実施例のウォッチドッ
グ・タイマを示すブロック図である。
グ・タイマを示すブロック図である。
【００１２】図１において、本実施例のマイクロコンピ
ュータは、ウォッチドッグ・タイマ１０１、ＯＳＣ１０
２、ＣＰＵ１０３、内部発振制御端子Ｘ１，Ｘ２、外部
クロック入力端子ＣＫＩＮ、外部出力端子ＷＤＴＯを含
み、構成される。
ュータは、ウォッチドッグ・タイマ１０１、ＯＳＣ１０
２、ＣＰＵ１０３、内部発振制御端子Ｘ１，Ｘ２、外部
クロック入力端子ＣＫＩＮ、外部出力端子ＷＤＴＯを含
み、構成される。
【００１３】ここで、ウォッチドッグ・タイマ１０１
は、タイマーカウンタ１０４、ＡＮＤ論理ゲート１０
５、ＯＲ論理ゲート１０６、モードレジスタ１０７、動
作クロック切換え回路１０８を有する。
は、タイマーカウンタ１０４、ＡＮＤ論理ゲート１０
５、ＯＲ論理ゲート１０６、モードレジスタ１０７、動
作クロック切換え回路１０８を有する。
【００１４】ＯＳＣ１０２は、図２に示すような構成と
なっており、内部発振制御端子Ｘ１，Ｘ２に水晶発振器
２０１を接続することで端子Ｘ１，Ｘ２より入力される
信号に従って、内部システムクロックφI を作成してい
る。ＣＰＵ１０３は、ＯＳＣ１０２より出力される内部
システムクロックφI により動作し、ウォッチドッグ・
タイマ１０１に対し、タイマーカウンタ１０４のクリア
信号ＣＬＲと、ウォッチドッグ・タイマ１０１の動作を
許可する動作セット信号ＲＵＮと、クロック切換え信号
１１０を出力する。
なっており、内部発振制御端子Ｘ１，Ｘ２に水晶発振器
２０１を接続することで端子Ｘ１，Ｘ２より入力される
信号に従って、内部システムクロックφI を作成してい
る。ＣＰＵ１０３は、ＯＳＣ１０２より出力される内部
システムクロックφI により動作し、ウォッチドッグ・
タイマ１０１に対し、タイマーカウンタ１０４のクリア
信号ＣＬＲと、ウォッチドッグ・タイマ１０１の動作を
許可する動作セット信号ＲＵＮと、クロック切換え信号
１１０を出力する。
【００１５】次に、ウォッチドッグ・タイマ１０１の内
部の動作について説明する。タイマーカウンタ１０４は
ウォッチドッグ・タイマ内部クロック信号φw によりカ
ウントアップされ、ＣＰＵ１０３より出力されるクリア
信号ＣＬＲまたはウォッチドッグ・タイマ１０１の動作
を許可する動作セット信号ＲＵＮによりクリアされる
が、カウントアップしオーバーフローするまでクリア信
号ＣＬＲまたは動作セット信号ＲＵＮによるクリア操作
が行なわれなかった時に、オーバーフロー信号ＯＶＦを
出力する。
部の動作について説明する。タイマーカウンタ１０４は
ウォッチドッグ・タイマ内部クロック信号φw によりカ
ウントアップされ、ＣＰＵ１０３より出力されるクリア
信号ＣＬＲまたはウォッチドッグ・タイマ１０１の動作
を許可する動作セット信号ＲＵＮによりクリアされる
が、カウントアップしオーバーフローするまでクリア信
号ＣＬＲまたは動作セット信号ＲＵＮによるクリア操作
が行なわれなかった時に、オーバーフロー信号ＯＶＦを
出力する。
【００１６】モードレジスタ１０７は、フリップフロッ
プ回路で構成され、マイクロコンピュータ内のシステム
リセット信号ＲＥＳＥＴによりリセットされ、ＣＰＵ１
０３より出力される動作セット信号ＲＵＮによりセット
される。モードレジスタ１０７がセットされると、モー
ドレジスタ１０７のデータ出力により、タイマーカウン
タ１０４のオーバーフロー信号ＯＶＦを外部出力端子Ｗ
ＤＴＯに出力することで、プログラムまたはシステムの
異常を外部に出力する構成になっている。
プ回路で構成され、マイクロコンピュータ内のシステム
リセット信号ＲＥＳＥＴによりリセットされ、ＣＰＵ１
０３より出力される動作セット信号ＲＵＮによりセット
される。モードレジスタ１０７がセットされると、モー
ドレジスタ１０７のデータ出力により、タイマーカウン
タ１０４のオーバーフロー信号ＯＶＦを外部出力端子Ｗ
ＤＴＯに出力することで、プログラムまたはシステムの
異常を外部に出力する構成になっている。
【００１７】本ウォッチドッグ・タイマ１０１は、ウォ
ッチドッグ・タイマ内部クロック信号φw のタイミング
に従い動作しており、ウォッチドッグ・タイマ内部クロ
ック信号φw は動作クロック切換え回路１０８により出
力される。動作クロック切換え回路１０８は、外部クロ
ック入力端子ＣＫＩＮより入力された外部クロックφo
とマイクロコンピュータ内の内部システムクロックφI
とが入力され、ウォッチドッグ・タイマ内部クロック信
号φw を出力する図３に示すようなスイッチ回路となっ
ている。
ッチドッグ・タイマ内部クロック信号φw のタイミング
に従い動作しており、ウォッチドッグ・タイマ内部クロ
ック信号φw は動作クロック切換え回路１０８により出
力される。動作クロック切換え回路１０８は、外部クロ
ック入力端子ＣＫＩＮより入力された外部クロックφo
とマイクロコンピュータ内の内部システムクロックφI
とが入力され、ウォッチドッグ・タイマ内部クロック信
号φw を出力する図３に示すようなスイッチ回路となっ
ている。
【００１８】本スイッチ回路は、ＣＰＵ１０３より出力
されたクロック切換え信号１１０によりウォッチドッグ
・タイマ内部クロック信号φw を、外部クロック入力端
子ＣＫＩＮより入力された外部クロックφo にするか、
マイクロコンピュータ内の内部システムクロックφI に
するか選択することができる構成となっている。
されたクロック切換え信号１１０によりウォッチドッグ
・タイマ内部クロック信号φw を、外部クロック入力端
子ＣＫＩＮより入力された外部クロックφo にするか、
マイクロコンピュータ内の内部システムクロックφI に
するか選択することができる構成となっている。
【００１９】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２０】図４において、本マイクロコンピュータ
は、ウォッチドッグ・タイマ４０１、ＯＳＣ１０２、Ｃ
ＰＵ１０３、内部発振制御端子Ｘ１，Ｘ２、外部出力端
子ＷＤＴＯを含み、構成される。
は、ウォッチドッグ・タイマ４０１、ＯＳＣ１０２、Ｃ
ＰＵ１０３、内部発振制御端子Ｘ１，Ｘ２、外部出力端
子ＷＤＴＯを含み、構成される。
【００２１】ウォッチドッグ・タイマ１０１は、タイマ
ーカウンタ１０４、ＡＮＤ論理ゲート１０５、ＯＲ論理
ゲート１０６、モードレジスタ１０７、動作クロック切
換え回路１０８を有する。以降、前述した第１の実施例
で示したのと同等な部分の説明は省略する。
ーカウンタ１０４、ＡＮＤ論理ゲート１０５、ＯＲ論理
ゲート１０６、モードレジスタ１０７、動作クロック切
換え回路１０８を有する。以降、前述した第１の実施例
で示したのと同等な部分の説明は省略する。
【００２２】本実施例のウォッチドッグ・タイマ４０１
は、マイクロコンピュータ内の内部システムクロックφ
I をウォッチドッグ・タイマ内部クロックφw とする
か、内部発信制御端子Ｘ１の入力信号をウォッチドッグ
・タイマ内部クロック信号φw としてウォッチドッグ・
タイマを動作させるかを選択する構成になっている。
は、マイクロコンピュータ内の内部システムクロックφ
I をウォッチドッグ・タイマ内部クロックφw とする
か、内部発信制御端子Ｘ１の入力信号をウォッチドッグ
・タイマ内部クロック信号φw としてウォッチドッグ・
タイマを動作させるかを選択する構成になっている。
【００２３】
【発明の効果】以上説明した様に、本発明のウォッチド
ッグ・タイマの構成は、マイクロコンピュータ内部のシ
ステムクロックとは別の、より信頼性の高い動作クロッ
クによりマイクロコンピュータ内部の他の部分とは全く
別個に動作する手段を有することにより、ウォッチドッ
グ・タイマがマイクロコンピュータ内のウォッチドッグ
・タイマ以外の部分の動作には全く影響されずに動作す
ることが可能になり、マイクロコンピュータの暴走やシ
ステムの異常等の検出に対する信頼性が向上し、従来以
上の高信頼性を有することができるという効果を有す
る。
ッグ・タイマの構成は、マイクロコンピュータ内部のシ
ステムクロックとは別の、より信頼性の高い動作クロッ
クによりマイクロコンピュータ内部の他の部分とは全く
別個に動作する手段を有することにより、ウォッチドッ
グ・タイマがマイクロコンピュータ内のウォッチドッグ
・タイマ以外の部分の動作には全く影響されずに動作す
ることが可能になり、マイクロコンピュータの暴走やシ
ステムの異常等の検出に対する信頼性が向上し、従来以
上の高信頼性を有することができるという効果を有す
る。
【図１】本発明の第１の実施例のウォッチドッグ・タイ
マを示すブロック図である。
マを示すブロック図である。
【図２】図１の発振回路を示す回路図である。
【図３】図１の切換え回路を示す回路図である。
【図４】本発明の第２の実施例のウォッチドッグ・タイ
マを示すブロック図である。
マを示すブロック図である。
【図５】従来のマイクロコンピュータを示すブロック図
である。
である。
１０１ ウォッチドッグ・タイマ １０２ 発振回路 １０３ ＣＰＵ １０４ タイマーカウンタ １０５ ＡＮＤ論理ゲート １０６ ＯＲ論理ゲート １０７ 動作モードレジスタ １０８ 切換え回路 φI ，φo ，φw クロック信号 ＣＬＲ ウォッチドッグ・タイマクリア信号 ＲＵＮ ウォッチドッグ・タイマ動作セット信号 ＲＥＳＥＴ システムリセット信号 ＷＤＴＯ 外部出力端子 Ｘ１，Ｘ２ 内部発振制御端子 ＣＫＩＮ 外部クロック入力端子
Claims (1)
- 【請求項１】 ＣＰＵを含む内部回路とこれらＣＰＵお
よび内部回路にシステムクロックを供給する発振回路と
を有するマイクロコンピュータに内蔵されたウォッチド
ッグ・タイマにおいて、前記マイクロコンピュータ外部
から外部クロックが供給される外部クロック入力端子と
前記システムクロックが異常状態であっても前記外部ク
ロック入力端子を介して供給される前記外部クロックに
より正常動作をするタイマ手段とを備え、このタイマ手
段は、前記外部クロックおよび前記システムクロックを
入力し前記ＣＰＵからのクロック切換制御信号により一
方を選択する切換え回路と、この切換え回路の出力を計
数しオーバフローするまでクリアされなければオーバー
フロー信号を出力するカウンタと、前記ＣＰＵからのク
リア信号または動作セット信号の論理和をとり前記カウ
ンタをリセットする第１の論理回路と、前記動作セット
信号でセットされてデータ信号を出力しシステムリセッ
ト信号でリセットされる動作モードレジスタと、前記デ
ータ信号および前記オーバーフロー信号の論理積をとる
第２の論理回路と、この第２の論理回路の出力信号を外
部への前記オーバーフロー信号として出力することを特
徴とするウォッチドッグ・タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235779A JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235779A JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573360A JPH0573360A (ja) | 1993-03-26 |
| JP2734243B2 true JP2734243B2 (ja) | 1998-03-30 |
Family
ID=16991119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235779A Expired - Lifetime JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734243B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011070655A (ja) * | 2009-08-24 | 2011-04-07 | Toshiba Corp | 情報処理装置、メモリダンプシステムおよびメモリダンプ方法 |
| CN111309508B (zh) * | 2020-02-18 | 2023-06-13 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014423U (ja) * | 1973-06-04 | 1975-02-15 | ||
| JPS6027038A (ja) * | 1983-07-22 | 1985-02-12 | Fujitsu Ltd | プログラム暴走検出方式 |
| JPS6277658A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 中央処理装置暴走防止回路 |
-
1991
- 1991-09-17 JP JP3235779A patent/JP2734243B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573360A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |