JP2906881B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にマイクロコンピュータの基準クロックを発生
するクロック発振回路とは異なる時計用のクロック発振
回路を備えることにより、時計機能を有するマイクロコ
ンピュータにおいて、マイクロコンピュータのリセット
信号によって初期化されずにカウント動作を続けるよう
に構成した時計用カウンタを、応用上の機能を損うこと
なく初期化できるマイクロコンピュータに関する。

【０００２】

【従来の技術】図３は従来のマイクロコンピュータのブ
ロック図である。図３に示すマイクロコンピュータ１０
０は、リセット回路３と時計回路１０５と内部回路１０
１とを備え、それぞれ内部バス１０６で接続している。
内部回路１０１は周辺回路１０２と中央処理装置（以下
ＣＰＵと称する）１０３とメモリ１０４を内蔵する。周
辺回路１０２は割込み制御回路や入出力ポートなどの周
辺機能で構成する。リセット発生回路３は外部端子１３
を持ち、リセット信号８を内部回路１０１の周辺回路１
０２，中央処理装置１０３，メモリ１０４に出力する。
時計回路１０５は外部端子１１，１２を有する。

【０００３】次に全体の動作を説明する。ＣＰＵ１０３
が内部バス１０６を介してメモリ１０４から命令を読み
込み、実行して周辺回路１０２やリセット発生回路３お
よび時計回路１０５を制御している。リセット発生回路
３および時計回路１０５の詳細は図４を用いて説明す
る。

【０００４】図４は、従来例の（ａ）時計回路，および
（ｂ）リセット回路のブロック図であり、マイクロコン
ピュータの基準クロックを発生する基準クロック発振回
路とは異なる時計用のクロック発振回路（以下サブクロ
ック発振回路１と称す）とカウンタ２とリセット発生回
路３と外部端子１１，１２，１３とサブクロック信号６
とリセット信号８と割込み信号１０とを備えている。

【０００５】サブクロック発振回路１は外部端子１１，
１２に３２７６８Ｈｚのサブクロック振動子を外付けし
（図示せず）、サブクロック信号６を出力する。リセッ
ト発生回路３は外部端子１３を備え、リセット信号８を
出力する。外部端子１３にロウレベルを入力する（以下
この操作をリセット入力と称す）と、リセット発生回路
３はハイレベルのリセット信号８を出力して、マイクロ
コンピュータ１００内の各ハードウェアを所定の状態に
初期化する。ただし、カウンタ２とサブクロック発振回
路１にはリセット信号８は入力しない。

【０００６】カウンタ２はサブクロック信号８をカウン
トする時計用カウンタであり、一定周期毎に割込み信号
１０を周辺回路１０２に内蔵している割込み制御回路に
出力する。

【０００７】カウンタ２がサブクロック信号６をカウン
トして時計機能を実現するが、この時計機能はＣＰＵ１
０３の制御から独立して行われる。時計機能の実現方法
としては、ＣＰＵ１０３を用いて行う方法もある。これ
は、時計回路１０５から発生する０．５秒や１秒毎の定
期的な割込み要求により、ＣＰＵ１０３がメモリ１０４
等に格納している時間データを増加していくという方法
である。

【０００８】しかし、最近はマイクロコンピュータを用
いた製品の低消費電力化が進み、それに伴いマイクロコ
ンピュータが処理を行わない時には、ＣＰＵ１０３を停
止状態にしたり，リセット信号を入力し内部回路１０１
を初期化状態にして、消費電流を抑える必要が出てき
た。

【０００９】そこでＣＰＵ１０３から独立し、ＣＰＵ１
０３の停止中やリセット入力中でも影響せずに動作する
時計機能が必要になった。したがってカウンタ２は、Ｃ
ＰＵ１０３の停止中やリセット入力中も、サブクロック
信号６のカウント動作を続けなければならない。そのた
め、カウンタ２にはリセット入力によりリセット発生回
路３から出力するリセット信号８を入力しない。したが
って、ハードウェアでカウンタ２を初期化することがで
きない。

【００１０】

【発明が解決しようとする課題】このように上述した従
来例のマイクロコンピュータでは、時計用カウンタをリ
セット入力で初期化することができない。そのため、次
のような問題点が発生する。

【００１１】まず論理検証における問題点について述べ
る。論理検証とはマイクロコンピュータ設計過程で回路
の動作を確認するために行うものであり、設計した回路
の各入力に順次所定のレベルを入力し（ここで入力する
レベルの組合わせをシミュレーションパタンという）、
その時の回路内部の信号を観測して動作を確認するもの
である。

【００１２】シミュレーションパタンの冒頭でマイクロ
コンピュータ１００の内部状態を初期化する必要がある
ので、最初に外部端子１３にリセット信号を印加するよ
うなシミュレーションパタンとすることで対処する。と
ころが時計回路１０５の検証を行う場合、カウンタ２に
リセット信号８が入力していないので、リセット入力後
カウンタ２の値は確保していない。したがって最初にリ
セットを印加しても時計回路の検証はできない。

【００１３】また、カウンタ２の値が不確定であること
により割込み信号１０のレベルも決まらず、割込み信号
１０が入力する割込み制御回路にも不確定データが出力
される。このようにカウンタ２の不確定データが他の周
辺回路へ伝搬してしまうことになる。

【００１４】論理検証では１ヵ所の不確定データが後段
の回路出力を次々と不確定状態にしていき、不確定デー
タが回路中に広がると検証が不可能になってしまうこと
により、時計回路以外の検証もできなくなる。これを防
ぐためには、時計用カウンタを初期化しなければならな
いが、カウンタ２を初期化するためには内部バス１０６
を介して値を書込むしかないので、リセット印加後、シ
ミュレーションパタンでカウンタ２へ“０”データを書
込むなどの初期化を行わなくてはならない。

【００１５】さらにカウンタ２のみでなく、割込み制御
回路などカウンタ２の不確定データが影響してくるすべ
てのカウンタやレジスタについて初期化の処置を行う必
要がある。

【００１６】しかし、不確定データがどのように伝わっ
ていくのか、またどの回路をどのように初期化すれば良
いのかということは、実際に回路図を見て動作を１つ１
つ確認していかないとわからない場合が多く、不確定デ
ータの悪影響をなくしたシミュレーションパタンを作成
するには、何度も検証を行い試行錯誤しながら作成しな
ければならない。この作業を行うには多大な工数が必要
である。また、時計動作そのものの論理検証には不要な
シミュレーションパタンが追加されることになり無駄で
ある。

【００１７】次に製品出荷時に不良品を判定し除去する
選別テスト時の問題点について述べる。この場合も上述
した論理検証と同様で、選別プログラムの先頭でカウン
タやレジスタの初期化の操作を追加しなければならな
い。実際の選別には無意味なプログラムを追加するた
め、選別にかかる時間が長くなり、製品コストが上昇し
てしまう。

【００１８】さらに通常動作時においても、リセット入
力直後割込み要求信号が出力されている可能性（従来例
において割込み信号１０が割込み制御回路に出力されて
いる可能性）があり、不用意に割込み処理が発生してし
まうことがあった。この割込みの発生周期はマイクロコ
ンピュータの処理速度にくらべ非常に長く、プログラム
開発時に気付かないことがあり、この割込みに対しての
対処を施していない不良品を設計してしまうことがあっ
た。

【００１９】上述した従来のマイクロコンピュータの問
題点は以下のような欠点にまとめることができる。

【００２０】すなわち、時計用カウンタはリセット入力
に関係なく動作を継続するため、リセット信号によって
カウンタを初期化することができない構成になってい
る。そのため論理検証時のシミュレーションパタンで、
時計用カウンタおよび時計用カウンタの値が確定されな
いことの影響を受ける他のカウンタやレジスタの初期化
を行わなければならず、シミュレーションパタン作成が
困難になり論理検証に多くの工数が必要になるという欠
点があった。

【００２１】また選別テスト時にも同様の処置が必要で
あり、選別時間が長くなるという欠点があった。さら
に、不用意に割込み要求信号を出力することがあり、誤
動作の恐れがあるという欠点があった。

【００２２】本発明の目的は、上述の欠点を除去するこ
とにより，時計機能に影響を与えずに時計用カウンタを
ハードウェアで初期化する方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明の特徴は、内部回
路を初期化するリセット信号を発生するリセット発生回
路と、前記リセット信号により初期化される内部回路
と、カウンタと、マイクロコンピュータの基準クロック
とは独立に前記カウンタのカウントクロックを発生する
クロック発振回路とを備えたマイクロコンピュータにお
いて、前記クロック発振回路の発振停止を検出して発振
停止検出信号を出力する発振停止検出回路を有し、前記
発振停止検出信号の状態に応じて前記カウンタを初期化
するように構成したことにある。

【００２４】また本発明の他の特徴は、内部回路を初期
化するリセット信号を発生するリセット発生回路と、前
記リセット信号により初期化される内部回路と、カウン
タと、マイクロコンピュータの基準クロックとは独立に
前記カウンタのカウントクロックを発生するクロック発
振回路とを備えたマイクロコンピュータにおいて、前記
クロック発振回路の発振停止を検出して発振停止検出信
号を出力する発振停止検出回路を有し、前記発振停止検
出信号と前記リセット信号との組合せ論理のゲート回路
を備え、前記クロック発振回路が発振している期間に前
記リセット信号が発生しても前記カウンタを初期化せ
ず、前記クロック発振回路の発振が停止しているときに
前記リセット信号が発生すると前記カウンタを初期化す
るように構成したことにある。

【００２５】また、前記カウンタが暦上の時刻を計刻す
る時計用カウンタとすることができる。

【００２６】

【実施例】本発明の第１の実施例のマイクロコンピュー
タは、サブクロックの発振停止を検出する手段を設け、
サブクロックの発振が停止しているときのリセット信号
によりカウンタを初期化するものである。

【００２７】図１は第１の実施例の（ａ）時計回路，お
よび（ｂ）リセット回路のブロック図である。

【００２８】第１の実施例が従来例と異なるところは、
図４に示した従来例のブロック図に発振停止検出回路４
とＡＮＤゲート５と発振停止検出信号７とカウンタ初期
化信号９を追加したものである。

【００２９】発振停止検出回路４は、サブクロック発振
回路１の出力であるサブクロック信号６を入力し、サブ
クロック発振回路１の発振が停止したことを検出する
と、ハイレベルの発振停止検出信号７を出力する。

【００３０】ＡＮＤゲート５は、発振停止検出信号７と
リセット信号８を入力とし、カウンタ初期化信号９を出
力する。カウンタ初期化信号９はカウンタ２に入力し、
ハイレベル時にカウンタ２を初期化するように構成す
る。

【００３１】次に第１の実施例の動作を説明する。

【００３２】カウンタ２が時計用カウンタとして機能し
ている場合、すなわち、サブクロック発振回路１が発振
を開始している場合、発振停止検出回路４はロウレベル
の発振停止検出信号７を出力するため、ＡＮＤゲート５
の一方の入力はロウレベルとなる。

【００３３】したがって、この状態でリセット入力があ
り、リセット発生回路３がハイレベルのリセット信号８
を出力しても、カウンタ初期化信号９はロウレベルであ
り、カウンタ２を初期化することはない。

【００３４】また、サブクロック発振回路１を停止し、
カウンタ２を使用しない場合は、発振停止検出回路４は
ハイレベルの発振停止検出信号７を出力する。したがっ
て、この状態でのリセット入力があり、リセット信号８
がハイレベルになると、カウンタ初期化信号９によりカ
ウンタ２を初期化する。

【００３５】このように、第１の実施例では、サブクロ
ック発振回路１が発振している場合は、リセット入力で
カウンタ２を初期化せず時計機能の動作を継続する。ま
た、時計機能を停止した場合、すなわちサブクロック発
振回路１が発振を停止しているときのリセット入力によ
って、カウンタ２を初期化する。

【００３６】したがって、時計動作時は従来例と同様に
リセット入力の影響を受けない時計として動作するが、
サブクロック発振回路１を停止することによって、リセ
ット入力でカウンタ２を初期化することができる。

【００３７】さらに、論理検証時にサブクロック発振回
路１を停止した状態でリセット入力をすれば、カウンタ
を初期化することができ、カウンタ２およびカウンタ２
の値が確定していないことで影響を受ける回路の初期化
をシミュレーションパタンで行う必要がなくなるため、
多大な工数のかかるシミュレーションパタンを作成する
ことなく、時計回路および回路全体の論理検証を行うこ
とができる。

【００３８】また、選別テスト時も選別プログラムの先
頭でカウンタやレジスタの初期化の操作を追加する必要
がないため、選別時間の短縮および製品コスト低減が可
能になる。

【００３９】通常動作時においても、サブクロック発振
回路１を停止してリセットを入力し、カウンタ２を初期
化すればリセット入力後割込み要求信号が出力されてい
ることがないため、不用意に割込み処理が発生すること
がない。

【００４０】次に本発明の第２の実施例について説明す
る。

【００４１】第２の実施例では、サブクロックの発振停
止を検出す手段を設け、サブクロックの発振が停止する
ことによりカンウンタ２を初期化するための信号を出力
する。

【００４２】図２は第２の実施例の（ａ）時計回路，お
よび（ｂ）リセット回路のブロック図である。

【００４３】図２に示すブロック図は、図４に示した従
来例のブロック図に発振停止検出回路４とその出力であ
る発振停止検出信号７を追加したことが異なる。

【００４４】発振停止検出回路４は、図１の第１の実施
例のブロック図と同様であるので説明を省略する。発振
停止検出信号７は発振停止検出回路４から出力してカウ
ンタ２に入力する。すなわちハイレベルの発振停止検出
信号７によりカウンタ２を初期化する。

【００４５】次に第２の実施例の動作を説明する。

【００４６】カウンタ２が時計用カウンタとして機能し
ている場合、すなわちサブクロック発振回路１が発振を
開始している場合、発振停止検出回路４はロウレベルの
発振停止検出信号７を出力するため、カウンタ２を初期
化することはできない。

【００４７】しかし、サブクロック発振回路１が発振を
停止すると、発振停止検出回路４が発振停止を検出し
て、ハイレベルの発振停止検出信号７を出力する。出力
されたハイレベルの発振停止検出信号７によりカウンタ
２を初期化する。

【００４８】このように、第２の実施例ではサブクロッ
ク発振回路１が発振している場合は、リセット入力でカ
ウンタ２を初期化せず、時計機能の動作を継続する。

【００４９】そして、サブクロック発振回路１の発振停
止により、カウンタ２の初期化信号を出力しカウンタ２
を初期化する。

【００５０】したがって、時計動作時はリセット入力の
影響を受けない時計として動作するが、サブクロック発
振回路１を停止することによってカウンタ２を初期化す
ることが出来る。

【００５１】また、第１の実施例と同様に、論理検証時
においてシミュレーションパタンの最初でサブクロック
発振回路１を停止させておくことにより、時計回路およ
び回路全体の論理検証を簡単に行うことができる。

【００５２】さらに、選別テスト時も第１の実施例と同
じで、選別プログラムの先頭でカウンタやレジスタの初
期化の操作を追加する必要がないため、選別時間の短縮
および製品コスト低減が可能になる。

【００５３】さらにまた、通常動作時においても、サブ
クロック発振回路１を停止してカウンタ２を初期化して
おけば、リセット入力後の割込み要求信号が出力される
ことがないため、不用意に割込み処理が発生することが
ない。

【００５４】

【発明の効果】以上説明したように本発明のマイクロコ
ンピュータは、サブクロック発振回路の発振停止時に、
リセット入力または発振停止検出により発生するカウン
タ初期化信号によって、時計用カウンタを初期化する。
したがって時計機能に影響を与えることなく、外部信号
により時計用カウンタを初期化することを可能にする。
このことにより、論理検証においてシミュレーションパ
タンでカウンタ等の初期化を行う必要がなく、シミュレ
ーションパタンを効率良く設計することができ、論理検
証に要する工数が大幅に削減できるという効果を有す
る。

【００５５】また、選別プログラムからカウンタ等の初
期化部分を削除することにより、選別時間が短縮できる
という効果も有する。

【００５６】さらに、時計用カウンタがリセット入力直
後に誤って割込み要求信号が出力することがなくなるの
で、誤動作の恐れがなくなるという効果も有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の（ａ）時計回路，およ
び（ｂ）リセット発生回路のブロック図である。

【図２】本発明の第２の実施例の（ａ）時計回路，およ
び（ｂ）リセット発生回路のブロック図である。

【図３】従来例のマイクロコンピュータを示すブロック
図である。

【図４】従来例の（ａ）時計回路，および（ｂ）リセッ
ト発生回路のブロック図である。

【符号の説明】

１ サブクロック発振回路 ２ カウンタ ３ リセット発生回路 １１，１２，１３ 外部端子 ４ 発振停止検出回路 ５ ＡＮＤゲート ６ サブクロック信号 ７ 発振停止検出信号 ８ リセット信号 ９ カウンタ初期化信号 １０ 割込み信号 １００ マイクロコンピュータ １０１ 内部回路 １０２ 周辺回路 １０３ ＣＰＵ（中央処理装置） １０４ メモリ １０５ 時計回路 １０６ 内部バス

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 内部回路を初期化するリセット信号を発
   生するリセット発生回路と、前記リセット信号により初
   期化される内部回路と、カウンタと、マイクロコンピュ
   ータの基準クロックとは独立に前記カウンタのカウント
   クロックを発生するクロック発振回路とを備えたマイク
   ロコンピュータにおいて、前記クロック発振回路の発振
   停止を検出して発振停止検出信号を出力する発振停止検
   出回路を有し、前記発振停止検出信号の状態に応じて前
   記カウンタを初期化するように構成したことを特徴とす
   るマイクロコンピュータ。
2. 【請求項２】 内部回路を初期化するリセット信号を発
   生するリセット発生回路と、前記リセット信号により初
   期化される内部回路と、カウンタと、マイクロコンピュ
   ータの基準クロックとは独立に前記カウンタのカウント
   クロックを発生するクロック発振回路とを備えたマイク
   ロコンピュータにおいて、前記クロック発振回路の発振
   停止を検出して発振停止検出信号を出力する発振停止検
   出回路を有し、前記発振停止検出信号と前記リセット信
   号との組合せ論理のゲート回路を備え、前記クロック発
   振回路が発振している期間に前記リセット信号が発生し
   ても前記カウンタを初期化せず、前記クロック発振回路
   の発振が停止しているときに前記リセット信号が発生す
   ると前記カウンタを初期化するように構成したことを特
   徴とするマイクロコンピュータ。
3. 【請求項３】 前記カウンタが暦上の時刻を計刻する時
   計用カウンタであることを特徴とする請求項１または２
   に記載のマイクロコンピュータ。