JPH03154115A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03154115A JPH03154115A JP1292782A JP29278289A JPH03154115A JP H03154115 A JPH03154115 A JP H03154115A JP 1292782 A JP1292782 A JP 1292782A JP 29278289 A JP29278289 A JP 29278289A JP H03154115 A JPH03154115 A JP H03154115A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- software
- circuit
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、ＣＰＵを有する半導体集積回路に関する。
〔発明の概要１
本発明は、ｃｐｕを有する半導体集積回路において、ハ
ードウェアを初期状態にする命令を設けることにより、
半導体集積回路のチップサイズの縮少およびソフトウェ
アのステップ数の削減をするようにしたものである。
ードウェアを初期状態にする命令を設けることにより、
半導体集積回路のチップサイズの縮少およびソフトウェ
アのステップ数の削減をするようにしたものである。
［従来の技術Ｊ
従来、ＣＰＵを有する半導体集積回路のソフトウェアで
は、ソフトウェアが半導体集積回路の外部接続用端子よ
り入ってくる雑音、電源電圧の変動等により暴走した場
合の保護として、タイマ回路を使用し、ある一定時間内
にソフトウェアにより前記タイマ回路がリセットされな
い場合、タイマ回路よりオーバーフロー信号が出力され
ＣＰＵに割り込みがかかり、ある特定された番地のソフ
トウェアが動作することにより暴走を検知する方法が知
られていた。
は、ソフトウェアが半導体集積回路の外部接続用端子よ
り入ってくる雑音、電源電圧の変動等により暴走した場
合の保護として、タイマ回路を使用し、ある一定時間内
にソフトウェアにより前記タイマ回路がリセットされな
い場合、タイマ回路よりオーバーフロー信号が出力され
ＣＰＵに割り込みがかかり、ある特定された番地のソフ
トウェアが動作することにより暴走を検知する方法が知
られていた。
あるいは、特に検知する手段を設けず、半導体集積回路
の外部接続端子よりスイッチ等で強制的にリセットをか
ける方法が用いられていた。
の外部接続端子よりスイッチ等で強制的にリセットをか
ける方法が用いられていた。
［発明が解決しようとする課題〕
しかし、従来の技術ではかなり長い時間を計数する専用
のタイマ回路とタイマ回路がオーバーフローした時にＣ
ＰＵに対して割り込みを要求する回路が必要であった。
のタイマ回路とタイマ回路がオーバーフローした時にＣ
ＰＵに対して割り込みを要求する回路が必要であった。
また、ソフトウェアにおいては通常動作時にはタイマ回
路の設定時間内に定常的にリセットをかけなければなら
ないため、ソフトウェア実行時間の計算を行ない必要な
所でタイマ回路に対してリセットをかける命令を入れて
やる必要がある。このためソフトウェアを数行変更した
場合でも実行時間を再度確認する必要がある。
路の設定時間内に定常的にリセットをかけなければなら
ないため、ソフトウェア実行時間の計算を行ない必要な
所でタイマ回路に対してリセットをかける命令を入れて
やる必要がある。このためソフトウェアを数行変更した
場合でも実行時間を再度確認する必要がある。
したがって、半導体集積回路のチップサイズ増大、ソフ
トウェアのステップ数の増加およびステップ数増加によ
るソフトウェアのバグ発生率が増加するという欠点があ
った。
トウェアのステップ数の増加およびステップ数増加によ
るソフトウェアのバグ発生率が増加するという欠点があ
った。
〔課題を解決するための手段］
上記課題を解決するために、本発明はインストラクショ
ンデコーダ４にハードウェアを初期状態にする命令を設
け、その出力信号８を、パワーオンリセット回路の出力
信号と論理和をとりその出力信号が出力端子６となりプ
ログラムカウンタ２およびその他各回路にリセットをか
けるようにした。なお上記手段では論理和としているが
、パワーオンリセット回路の出力信号と等価となれば良
いため、その論理回路は問わない。
ンデコーダ４にハードウェアを初期状態にする命令を設
け、その出力信号８を、パワーオンリセット回路の出力
信号と論理和をとりその出力信号が出力端子６となりプ
ログラムカウンタ２およびその他各回路にリセットをか
けるようにした。なお上記手段では論理和としているが
、パワーオンリセット回路の出力信号と等価となれば良
いため、その論理回路は問わない。
以下に１本発明の実施例を図面に基づいて説明する。第
１図に本発明による半導体集積回路の実施例を示す。
１図に本発明による半導体集積回路の実施例を示す。
プログラムカウンタ２には、入力端子１−１．１−２、
・・・、 １−ｎよりソフトウェアがプログラムＲＯ
Ｍ３のどの番地に格納されている命令を実行するかを示
す番地の情報が入力され記憶される。プログラムカウン
タ２より出力されたプログラムアドレス信号群９はプロ
グラムＲＯＭ３に入力され、プログラム信号群９により
示される番地の情報がプログラムデータ信号群１０より
出力される。この信号群はインストラクションデコーダ
４に入力され、この情報がどの様な動作を行なう命令か
を判断し出力端子５−１．５−２、・・・５−ｍおよび
出力信号８のどれかが有効な信号として出力される。以
前のＣＰＵでは出力信号は５−１．５−２、−−− 、
５−ｍのみであり、本発明によるハードウェアを初期状
態に設定する命令が出力信号８である。
・・・、 １−ｎよりソフトウェアがプログラムＲＯ
Ｍ３のどの番地に格納されている命令を実行するかを示
す番地の情報が入力され記憶される。プログラムカウン
タ２より出力されたプログラムアドレス信号群９はプロ
グラムＲＯＭ３に入力され、プログラム信号群９により
示される番地の情報がプログラムデータ信号群１０より
出力される。この信号群はインストラクションデコーダ
４に入力され、この情報がどの様な動作を行なう命令か
を判断し出力端子５−１．５−２、・・・５−ｍおよび
出力信号８のどれかが有効な信号として出力される。以
前のＣＰＵでは出力信号は５−１．５−２、−−− 、
５−ｍのみであり、本発明によるハードウェアを初期状
態に設定する命令が出力信号８である。
ハードウェアを初期状態に設定する命令が実行されると
、出力信号８がアクティブな状態となり論理和を通り出
力端子６もアクティブになる事によりプログラムカウン
タ２およびその他各回路にリセットをかけられ、ソフト
ウェアは再度０番地からスタートする。
、出力信号８がアクティブな状態となり論理和を通り出
力端子６もアクティブになる事によりプログラムカウン
タ２およびその他各回路にリセットをかけられ、ソフト
ウェアは再度０番地からスタートする。
以上説明したように、本発明はハードウェアを初期状態
にする命令を設はソフトウェアの未使用なエリアおよび
通常動作では通掘しない様な場所に本命令を挿入してお
くことにより、タイマ回路が不要となり半導体集積回路
のチップサイズの縮少およびソフトウェアのステップ数
の削減ができそれに伴ないバグの発生の低減できる効果
がある。
にする命令を設はソフトウェアの未使用なエリアおよび
通常動作では通掘しない様な場所に本命令を挿入してお
くことにより、タイマ回路が不要となり半導体集積回路
のチップサイズの縮少およびソフトウェアのステップ数
の削減ができそれに伴ないバグの発生の低減できる効果
がある。
第１図は本発明にかかる半導体集積回路、第２図は従来
の半導体集積回路である。 １−１． ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５−１． ２、 ・・・・、 １−ｎ ・入力端子 ・プログラムカウンタ ・プログラムＲＯＭ ・インストラクションデコーダ ２、・・・・、５−ｍ ・出力端子 ・出力端子 ・パワーオンリセット回路 ・出力信号 ・プログラムアドレス信号群 ・プログラムデータ信号群 以上
の半導体集積回路である。 １−１． ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５−１． ２、 ・・・・、 １−ｎ ・入力端子 ・プログラムカウンタ ・プログラムＲＯＭ ・インストラクションデコーダ ２、・・・・、５−ｍ ・出力端子 ・出力端子 ・パワーオンリセット回路 ・出力信号 ・プログラムアドレス信号群 ・プログラムデータ信号群 以上
Claims (1)
- セントラル・プロセッシング・ユニット（以下ＣＰＵと
記す）において、ハードウェアを初期状態にする命令を
設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292782A JPH03154115A (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292782A JPH03154115A (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154115A true JPH03154115A (ja) | 1991-07-02 |
Family
ID=17786267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292782A Pending JPH03154115A (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154115A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019220A (ja) * | 1983-07-13 | 1985-01-31 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS60178524A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | １チツプマイクロコンピユ−タ |
| JPS62296243A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPH01128112A (ja) * | 1987-11-13 | 1989-05-19 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
-
1989
- 1989-11-10 JP JP1292782A patent/JPH03154115A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019220A (ja) * | 1983-07-13 | 1985-01-31 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS60178524A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | １チツプマイクロコンピユ−タ |
| JPS62296243A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPH01128112A (ja) * | 1987-11-13 | 1989-05-19 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5339437A (en) | Method and apparatus for saving a system image onto permanent storage that is operating system independently | |
| EP0497380B1 (en) | Microcomputer having a watchdog timer | |
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| JP2696511B2 (ja) | パワーダウンモードからの復帰方式 | |
| US6629252B1 (en) | Method for determining if a delay required before proceeding with the detected interrupt and exiting the interrupt without clearing the interrupt | |
| JPH05257712A (ja) | マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法 | |
| US6968410B2 (en) | Multi-threaded processing of system management interrupts | |
| JPH07505241A (ja) | マイクロプロセッサ・システムをリセットするためのシステム並びに方法 | |
| US6321289B1 (en) | Apparatus for automatically notifying operating system level applications of the occurrence of system management events | |
| US6463492B1 (en) | Technique to automatically notify an operating system level application of a system management event | |
| US5671424A (en) | Immediate system management interrupt source with associated reason register | |
| JPH03154115A (ja) | 半導体集積回路 | |
| JPH08339308A (ja) | デジタル処理装置 | |
| JPH0756774A (ja) | ウォッチドッグタイマ | |
| JP3110222B2 (ja) | マイクロコンピュータ | |
| JPH09167117A (ja) | マイクロコンピュータおよびこれを用いたリアルタイムシステム | |
| JPS6352241A (ja) | マイクロプロセツサ | |
| KR100672550B1 (ko) | 멀티플 인터럽트 처리 방법 | |
| JPH036758A (ja) | マイクロプロセッサ | |
| JPS6118045A (ja) | プログラムの暴走検出方式 | |
| JP2006099654A (ja) | 半導体回路装置 | |
| JPH08153018A (ja) | 半導体システム | |
| JP2000020498A (ja) | マイクロコンピュータおよびその復帰方法 | |
| JPS60140440A (ja) | 中央処理装置 | |
| JP2906881B2 (ja) | マイクロコンピュータ |