JPH08153018A - 半導体システム - Google Patents

半導体システム

Info

Publication number
JPH08153018A
JPH08153018A JP6294555A JP29455594A JPH08153018A JP H08153018 A JPH08153018 A JP H08153018A JP 6294555 A JP6294555 A JP 6294555A JP 29455594 A JP29455594 A JP 29455594A JP H08153018 A JPH08153018 A JP H08153018A
Authority
JP
Japan
Prior art keywords
address
break
function
register
access error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6294555A
Other languages
English (en)
Inventor
Hidenori Kuwajima
秀紀 桑島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP6294555A priority Critical patent/JPH08153018A/ja
Publication of JPH08153018A publication Critical patent/JPH08153018A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【目的】 アドレスブレーク機能とアクセスエラー例外
処理機能を同一の回路により実現し、2つの機能を切り
換えることにより、ゲート数やチップ面積を減らす。 【構成】 外部エミュレーション装置や(ICE等)簡
易デバッガをサポートするためのアドレスブレーク設定
機能及びプロセッサ動作中にアクセスエラーが発生した
場合の例外処理する機能を持ったプロセッサであり、ア
ドレスブレーク機能に用いるアドレス比較回路3及びア
ドレスブレークレジスタ1,2と、アクセスエラー例外
処理に用いるアドレス比較回路3及び領域設定レジスタ
を同一の回路により構成し、2つの機能を切り換える手
段4を有する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体システムに関
し、より詳細には、アドレスブレーク機能またはアクセ
スエラー例外処理機能を有するプロセッサに関する。
【0002】
【従来の技術】特開平6−28218号公報には、NM
I(non maskable interrupt:ノンマスカブル割込処
理)信号を用いてブレーク機能を実現する際の誤動作の
防止手法が開示されているが、プロセッサ内のシステム
としてブレーク機能と割込処理をどのように実現するか
を開示したものではない。また、従来の技術では、プロ
セッサのプログラムカウンタを監視しており、記憶装置
のハードウェア領域やプログラム領域等プログラム動作
を許可している領域以外へのアクセスを禁止している場
合において、プログラムの暴走等の要因により、許可し
ている領域外へのアクセスを行った場合(以降、この場
合をアクセスエラーと呼ぶ)の例外処理には、専用のア
ドレス比較回路と領域設定レジスタが必要である。
【0003】また、プロセッサに内蔵されているアドレ
ス比較回路とアドレスブレークレジスタを用いて、シス
テム利用者によりプログラムカウンタ値があらかじめ設
定された値になった時に、プログラムの実行を停止して
簡易デバッガ(debugger),ICE(in-circuit emula
tor:アイス)等のソフトウェア開発支援装置に動作状
況を知らせる機能(以下、アドレスブレーク機能と呼
ぶ)を使用したソフトウェア開発支援システムにおい
て、ソフトウェアを開発した後は、この機能を使用しな
くなっている。
【0004】図2は、アクセスエラー例外処理機能とア
ドレスブレーク機能の両方を有するプロセッサの従来の
システム構成図で、図中、11はアドレスブレーク制御
回路、12はアドレス比較回路、13はアドレスブレー
クレジスタ、14はアドレスブレークレジスタ、15は
システム制御回路、16はプログラムカウンタ、17,
18は領域設定レジスタ、19はアドレスマップコント
ローラ、20はアクセスエラー例外処理回路である。
【0005】プロセッサ動作において、プログラムを実
行中にアクセスエラーが発生した場合は、アドレス比較
回路12と領域設定レジスタ17,18により、通常特
権レベル(ノンマスカラブル)割込信号を出力して、こ
の信号をシステム制御回路15により制御または加工さ
れ、適切な例外処理を行う。また、ソフトウェア開発中
にアドレスブレーク機能を用いて、プログラムを実行中
に停止させるには、アドレス比較回路12とアドレスブ
レークレジスタ13,14により、ブレーク信号が出力
され、システム制御回路15により制御され、適切なブ
レーク処理が行われる。
【0006】
【発明が解決しようとする課題】しかしながら、ソフト
ウェア開発を支援するためのアドレスブレーク機能を実
現するアドレス比較回路とアドレスブレークレジスタを
有したプロセッサにおいて、ソフトウェアを開発した後
は、この機能は不要である。また、アクセスエラー例外
処理のためには、領域設定レジスタとアドレス比較回路
を別に有していなければならない。これでは、ゲート数
が増加するため、チップ面積の増大を招き、コスト面で
の不利が否めなかった。
【0007】本発明は、このような実情に鑑みてなされ
たもので、アドレスブレーク機能のためのアドレス比較
回路及びアドレスブレークレジスタと、アクセスエラー
例外処理のための領域設定レジスタ及びアドレス比較回
路とを同一の回路により実現し、2つの機能を切り換え
る切換手段を有することにより、ゲート数やチップ面積
を減らし、プロセッサ自身のコストを下げるようにした
半導体システムを提供することを目的としている。
【0008】
【課題を解決するための手段】本発明は、上記課題を解
決するために、(1)外部エミュレーション装置(IC
E等)及びプロセッサ内部におけるソフトウェア開発装
置をサポートするためのアドレスブレーク機能と、プロ
セッサ動作中にアクセスエラーが発生した場合の例外処
理する機能とを有するプロセッサにおいて、アドレスブ
レーク機能に用いるアドレス比較回路及びアドレスブレ
ークレジスタと、アクセスエラー例外処理に用いるアド
レス比較回路及び領域設定レジスタとを同一の回路によ
り構成し、前記2つの機能を切り換える切換手段を有す
ること、更には、(2)前記切換手段としてソフトウェ
ア設定レジスタを用い、ブレーク機能あるいはアクセス
エラー機能をアクティブに設定すること、更には、
(3)前記ブレーク機能を使用する場合に、前記アドレ
スブレークレジスタとアドレス比較回路によりブレーク
条件を設定しておき、前記アドレスブレークレジスタに
格納されているアドレス値とプログラムカウンタのレジ
スタ値とを比較し、ブレーク機能を満たす条件になった
時にブレーク信号を発生させること、更には、(4)前
記アクセスエラー機能を使用する場合に、前記アドレス
ブレークレジスタとアドレス比較回路によりアクセス可
能領域を設定しておき、前記アドレスブレークレジスタ
に格納されているアドレス値とプログラムカウンタのレ
ジスタ値とを比較し、前記領域外を示した時にアクセス
エラー信号を発生させることを特徴としたものである。
【0009】
【作用】前記構成を有する本発明の半導体システムは、
システム利用者がブレーク機能とアクセスエラー機能の
どちらを使うかを設定レジスタにより機能を切り換えて
おき、ブレーク機能を使用する場合には、アドレスブレ
ークレジスタとアドレス比較回路によりシステム利用者
があらかじめブレーク条件を設定しておく。プログラム
動作中にアドレスブレークレジスタに格納されているア
ドレス値とプログラムカウンタのレジスタ値との比較を
とり、ブレーク機能を満たす条件になった時にブレーク
信号を発生させて、簡易デバッガやICE等のソフトウ
ェア開発ツールにシステムの制御を移行させる。
【0010】また、システム利用者がアクセスエラー機
能を使用する場合には、ソフトウェア設定レジスタを変
更して、アドレスブレークレジスタとアドレス比較回路
によりシステム利用者があらかじめアクセス可能領域を
設定しておく。プログラム動作中にアドレスブレークレ
ジスタに格納されているアドレス値とプログラムカウン
タのレジスタ値との比較をとり、プログラムカウンタの
値がこの領域外を示した場合に、その情報プロセッサ内
のシステム制御部に転送,特権レベルの処理を行うよう
にする。
【0011】
【実施例】実施例について、図面を参照して以下に説明
する。図1は、本発明による半導体システムの一実施例
を説明するための構成図で、図中、1,2はアドレスブ
レークレジスタ、3はアドレス比較回路、4はソフトウ
ェア設定レジスタ、5はアクセスエラー例外処理回路、
6はアドレスブレーク制御回路、7はプログラムカウン
タである。
【0012】システム利用者がプログラムを開発するに
は、簡易デバッガやICE等のソフトウェア開発ツール
が必要である。また、通常は、簡易デバッガやICE等
のソフトウェア開発ツールを簡略化,高速化を図るため
に、ブレーク機能がプロセッサ内に取り込まれる。ブレ
ーク機能とは、アドレスブレーク制御回路6が、アドレ
スブレークレジスタ1,2とアドレス比較回路3により
プログラム動作を監視しており、プログラムカウンタ7
の値があらかじめ設定された条件を満たすと、ブレーク
信号を発生して簡易デバッガやICE等のソフトウェア
開発ツールに制御を移行する機能である。
【0013】また、プログラム動作中に暴走などによる
予期しない動作を行った場合、プロセッサ内の記憶デー
タを保護するためには、アクセスエラー検出回路を有し
ているプロセッサが多い。アクセスエラー機能とは、ア
クセスエラー例外処理回路5が、アドレスブレークレジ
スタ1,2とアドレス比較回路3によりプログラム動作
を監視しており、プログラムカウンタ7の値があらかじ
め設定された条件を満たすと、アクセスエラー信号を発
生してプロセッサのシステム制御部に制御を移行する機
能である。
【0014】本発明は、前述した2つの機能をソフトウ
ェア設定レジスタ4によって切り換える手段を持つこと
にある。システム利用者がこのシステム上において、ブ
レーク機能を使用してソフトウェアを開発する際には、
ソフトウェア設定レジスタ4によってブレーク機能をア
クティブに設定し、アドレスブレークレジスタ1,2と
アドレス比較回路3を使用してブレークアドレス条件を
入力するだけでよい。この場合、アクセスエラー機能を
非アクティブにしないと、ブレーク信号と同時にアクセ
スエラー信号が出力されてしまう。
【0015】ブレークアドレス条件を入力した後は、プ
ロセッサにプログラム動作をさせ、動作中にアドレスブ
レークレジスタ1,2に格納されているアドレス値とプ
ログラムカウンタ7のレジスタ値の大小比較をとり、ア
ドレスブレークを満たす条件になった時に、アドレスブ
レーク制御回路6がブレーク信号を発生させる。ブレー
ク信号を受け取った簡易デバッガやICE等のソフトウ
ェア開発ツールは、プログラム実行を中断して動作の制
御を行い、プロセッサのレジスタやメモリの内容の参照
や変更を可能にする。
【0016】さらに、システム利用者がこのシステム上
において、アクセスエラー機能を使用する場合も、ま
た、ソフトウェア設定レジスタ4によってアクセスエラ
ー機能をアクティブに設定し、アドレスブレークレジス
タ1,2とアドレス比較回路3により、アクセス可能領
域を入力する。
【0017】この設定後に、プロセッサにプログラム動
作を開始する。プログラム動作中にアドレスブレークレ
ジスタ1,2に格納されているアドレス値とプログラム
カウンタ7のレジスタ値との比較をとり、プログラムカ
ウンタ7の値がこの領域外を示した時に、アクセスエラ
ー例外処理回路5がアクセスエラー信号を発生させる。
アクセスエラー信号を受け取ったシステム制御部は、プ
ログラムの暴走を認め、特権レベルの割込を行ってプロ
グラム実行を中断させ、プロセッサの必要なフラグやレ
ジスタ等の動作情報をワークメモリに退避させる。この
後、システムとユーザメモリの内容をプログラムの暴走
による破壊を防ぐための手段(メモリのプロテクト,シ
ステムの初期化等)を行う。
【0018】
【発明の効果】以上の説明から明らかなように、本発明
によると、アドレスブレーク機能を実現するためのアド
レスブレークレジスタ及びアドレス比較回路と、アクセ
スエラー例外処理機能を実現する回路と同一にできるた
め、この2つの機能を有するプロセッサは小型化やコス
トダウンが図れる。また、どちらか一方の機能を有する
プロセッサは、新たにレジスタや比較回路を追加しない
で、もう1つの機能を追加させることが可能であるた
め、プロセッサ自身の有用性が増す。
【図面の簡単な説明】
【図1】本発明による半導体システムの一実施例を説明
するための構成図である。
【図2】従来の半導体システムの構成図である。
【符号の説明】
1,2…アドレスブレークレジスタ、3…アドレス比較
回路、4…ソフトウェア設定レジスタ、5…アクセスエ
ラー例外処理回路、6…アドレスブレーク制御回路、7
…プログラムカウンタ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 外部エミュレーション装置及びプロセッ
    サ内部におけるソフトウェア開発装置をサポートするた
    めのアドレスブレーク機能と、プロセッサ動作中にアク
    セスエラーが発生した場合の例外処理する機能とを有す
    るプロセッサにおいて、アドレスブレーク機能に用いる
    アドレス比較回路及びアドレスブレークレジスタと、ア
    クセスエラー例外処理に用いるアドレス比較回路及び領
    域設定レジスタとを同一の回路により構成し、前記2つ
    の機能を切り換える切換手段を有することを特徴とする
    半導体システム。
  2. 【請求項2】 前記切換手段としてソフトウェア設定レ
    ジスタを用い、ブレーク機能あるいはアクセスエラー機
    能をアクティブに設定することを特徴とする請求項1記
    載の半導体システム。
  3. 【請求項3】 前記ブレーク機能を使用する場合に、前
    記アドレスブレークレジスタとアドレス比較回路により
    ブレーク条件を設定しておき、前記アドレスブレークレ
    ジスタに格納されているアドレス値とプログラムカウン
    タのレジスタ値とを比較し、ブレーク機能を満たす条件
    になった時にブレーク信号を発生させることを特徴とす
    る請求項1記載の半導体システム。
  4. 【請求項4】 前記アクセスエラー機能を使用する場合
    に、前記アドレスブレークレジスタとアドレス比較回路
    によりアクセス可能領域を設定しておき、前記アドレス
    ブレークレジスタに格納されているアドレス値とプログ
    ラムカウンタのレジスタ値とを比較し、前記領域外を示
    した時にアクセスエラー信号を発生させることを特徴と
    する請求項1記載の半導体システム。
JP6294555A 1994-11-29 1994-11-29 半導体システム Pending JPH08153018A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6294555A JPH08153018A (ja) 1994-11-29 1994-11-29 半導体システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6294555A JPH08153018A (ja) 1994-11-29 1994-11-29 半導体システム

Publications (1)

Publication Number Publication Date
JPH08153018A true JPH08153018A (ja) 1996-06-11

Family

ID=17809312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6294555A Pending JPH08153018A (ja) 1994-11-29 1994-11-29 半導体システム

Country Status (1)

Country Link
JP (1) JPH08153018A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185714B1 (en) 1997-06-06 2001-02-06 Nec Corporation Address trap comparator capable of carrying out high speed fault detecting test
JP2006079180A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp マイクロコンピュータ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185714B1 (en) 1997-06-06 2001-02-06 Nec Corporation Address trap comparator capable of carrying out high speed fault detecting test
JP2006079180A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp マイクロコンピュータ

Similar Documents

Publication Publication Date Title
US4598356A (en) Data processing system including a main processor and a co-processor and co-processor error handling logic
JP2822782B2 (ja) シングルチップマイクロコンピュータ
JPS62184544A (ja) 仮想計算機システム
JPH08320794A (ja) マイクロプロセッサ
CA1212478A (en) Data processor with interrupt facility
JPH03175537A (ja) デバッグ用マイクロプロセッサのエラー制御装置
JPH08153018A (ja) 半導体システム
JPS6376028A (ja) 仮想計算機システムにおける命令ステツプ実行制御方式
JPH0991210A (ja) マイクロコンピュータ及びモータ駆動装置
JPS63118949A (ja) 情報処理装置
JPS6158054A (ja) プログラムの暴走検出方式
JPH02121045A (ja) アクセスプロテクト機能を有するマイクロプロセッサ
JPH0758470B2 (ja) 仮想計算機の割込み制御方式
JPS621042A (ja) 電子計算機
JP2560968B2 (ja) コンピュータシステム
JPH04364545A (ja) メモリダンプ方法
JPH0683640A (ja) 割込応答処理方式
JPH03154115A (ja) 半導体集積回路
JPS6074060A (ja) 記憶保護装置
JPH07219794A (ja) 情報処理装置
JPH087692B2 (ja) 仮想計算機システムにおけるタイマ制御方式
JPS63124143A (ja) 情報処理装置
JPH09160800A (ja) エミュレータ
JPS5475242A (en) Interrupt processing system
JPH03252886A (ja) シングルチップマイクロコンピュータ