JPS63118949A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63118949A JPS63118949A JP26585486A JP26585486A JPS63118949A JP S63118949 A JPS63118949 A JP S63118949A JP 26585486 A JP26585486 A JP 26585486A JP 26585486 A JP26585486 A JP 26585486A JP S63118949 A JPS63118949 A JP S63118949A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- request
- execution
- program
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 abstract description 13
- 230000006870 function Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は処理要求を発生することのできる周辺装置ある
いは内部回路を有し、それらの要求に基づいて処理を行
うことのできる機能を備え念情報処理装置に関する。
いは内部回路を有し、それらの要求に基づいて処理を行
うことのできる機能を備え念情報処理装置に関する。
従来、中央処理装置が周辺装置あるいは内部回路等から
発生する処理要求に応答するためにはいわゆる割込みと
いう方法が広く用いられてきた。
発生する処理要求に応答するためにはいわゆる割込みと
いう方法が広く用いられてきた。
この手法は、周辺装置等から中央処理装置（以下ＣＰＵ
という）に対して割込み要求信号を発行し、それＫよっ
て割込み処理プログラムを起動することによって必要な
データ処理を行うものである。
という）に対して割込み要求信号を発行し、それＫよっ
て割込み処理プログラムを起動することによって必要な
データ処理を行うものである。
以下、第３図をもとに従来の割込み処理の方法について
説明する。
説明する。
情報処理装置は周辺装置２００等からの割込み処理要求
２１７を制御する割込み要求制御部２０１゜割込み要求
制御部２０１から発生する割込み処理実行要求信号２０
２を受けて、処理を行う実行部２０３、データメモリ２
０５を含むメモリ部２０６及び実行部２０３とメモリ部
２０６との間のデータ転送用内部バス２０７を含む。実
行部２０３は、実行すべき命令が格納されているプログ
ラムメモリ２０８．現在実行中の命令の格納先アドレス
を指定するプログラム・カウンタ２０９．実行部全体の
動作状態を示すプログラム・ステータス・ワード２１０
．汎用レジスタ群２１１．実行中の命令を記憶する命令
レジスタ２１２．命令レジスタ２１２に格納されている
命令にもとづいて各種制御信号を発生する実行制御部２
１３．算術論理演算機能をもつ算術論理演算ユニット（
以下ＡＬＵという） ２１５．割込み要求制御部２０１
から出力される割込み処理実行要求信号２０２を受付け
て実行制御部２１３を制御する割込み要求受付は部２１
４を有する。
２１７を制御する割込み要求制御部２０１゜割込み要求
制御部２０１から発生する割込み処理実行要求信号２０
２を受けて、処理を行う実行部２０３、データメモリ２
０５を含むメモリ部２０６及び実行部２０３とメモリ部
２０６との間のデータ転送用内部バス２０７を含む。実
行部２０３は、実行すべき命令が格納されているプログ
ラムメモリ２０８．現在実行中の命令の格納先アドレス
を指定するプログラム・カウンタ２０９．実行部全体の
動作状態を示すプログラム・ステータス・ワード２１０
．汎用レジスタ群２１１．実行中の命令を記憶する命令
レジスタ２１２．命令レジスタ２１２に格納されている
命令にもとづいて各種制御信号を発生する実行制御部２
１３．算術論理演算機能をもつ算術論理演算ユニット（
以下ＡＬＵという） ２１５．割込み要求制御部２０１
から出力される割込み処理実行要求信号２０２を受付け
て実行制御部２１３を制御する割込み要求受付は部２１
４を有する。
実行部２０３は通常プログラム・カウンタ２０９の内容
に対応するプログラムメモリ２０８に記憶されている命
令を命令レジスタ２１２に転送し、命令レジスタ２１２
に転送された命令によって実行制御部２１３が各種制御
信号を発生し、プログラムの実行を実現している。そし
て１つの命令を実行する毎に次の命令の格納先アドレス
ヘプログラムカウンタ２０９の値を更新している。
に対応するプログラムメモリ２０８に記憶されている命
令を命令レジスタ２１２に転送し、命令レジスタ２１２
に転送された命令によって実行制御部２１３が各種制御
信号を発生し、プログラムの実行を実現している。そし
て１つの命令を実行する毎に次の命令の格納先アドレス
ヘプログラムカウンタ２０９の値を更新している。
今、周辺装置２００等から割込み要求２１７が発生する
と、割込み要求制御部２０１は割込み処理実行要求信号
２０２をアクティブにすることにより実行部２０３に対
して割込み処理の起動を促す。割込み要求受付は部２１
４は割込み処理実行要求信号２０２がアクティブになっ
たことを検知すると、現在実行中のプログラムの実行を
中断する。そして、プログラムカウンタ２０９．プログ
ラムステータスワード２１０．及び汎用レジスタ群２１
１をデータメ七り２０５内のステータス退避領域２１６
に退避する。その後実行部２０３はプログラムメモリ２
０８に記憶されている割込み処理プログラムの格納先ア
ドレスをプロ／ラム・カウンタ２０９に書き込み割込み
処理プログラムの実行を開始する。割込み処理プログラ
ムの実行が終了すると実行制御部２１４は、データメモ
リ２０５内のステータス退避領域２１６から退避してい
次プログラム・カウンタ２０９．プログラムステータス
ワード２１０及び汎用レジスタセット２１１の内容を読
み出し、再び元のところに格納することＫよシ、中断さ
れていたプログラムの実行を再開する。
と、割込み要求制御部２０１は割込み処理実行要求信号
２０２をアクティブにすることにより実行部２０３に対
して割込み処理の起動を促す。割込み要求受付は部２１
４は割込み処理実行要求信号２０２がアクティブになっ
たことを検知すると、現在実行中のプログラムの実行を
中断する。そして、プログラムカウンタ２０９．プログ
ラムステータスワード２１０．及び汎用レジスタ群２１
１をデータメ七り２０５内のステータス退避領域２１６
に退避する。その後実行部２０３はプログラムメモリ２
０８に記憶されている割込み処理プログラムの格納先ア
ドレスをプロ／ラム・カウンタ２０９に書き込み割込み
処理プログラムの実行を開始する。割込み処理プログラ
ムの実行が終了すると実行制御部２１４は、データメモ
リ２０５内のステータス退避領域２１６から退避してい
次プログラム・カウンタ２０９．プログラムステータス
ワード２１０及び汎用レジスタセット２１１の内容を読
み出し、再び元のところに格納することＫよシ、中断さ
れていたプログラムの実行を再開する。
上述した従来の割込み手法では、割込み要求の起動によ
って中断されていたプログラムの実行を正常に再開する
なめには、プログラム・カウンタ。
って中断されていたプログラムの実行を正常に再開する
なめには、プログラム・カウンタ。
プログラム・ステータス・ワードや汎用レジスタ群の退
避及び復帰や、割込みプログラムの開始アドレスへの分
岐処理といった一連のオーバーヘッドが本来必要とされ
るデータ処理以外に必ず必要となる。したがって割込み
処理プログラムの内容が短時間で処理を終了するような
、例えばシリアル・インタフェースのようにただ単に周
辺装置からメモリ内のバッファ領域へデータを転送する
というような処理では上述のオーバーヘッドの力が本来
の実行内容より長くなり、これらの割込みが頻発するよ
うな応用システムではＣＰ ＴＪのプログラム実行効率
が著しく低下してしまうという欠点がある。
避及び復帰や、割込みプログラムの開始アドレスへの分
岐処理といった一連のオーバーヘッドが本来必要とされ
るデータ処理以外に必ず必要となる。したがって割込み
処理プログラムの内容が短時間で処理を終了するような
、例えばシリアル・インタフェースのようにただ単に周
辺装置からメモリ内のバッファ領域へデータを転送する
というような処理では上述のオーバーヘッドの力が本来
の実行内容より長くなり、これらの割込みが頻発するよ
うな応用システムではＣＰ ＴＪのプログラム実行効率
が著しく低下してしまうという欠点がある。
本発明の情報処理装置は、処理要求を発生する処理要求
発生部と、処理要求の発生を検知する処理要求受付は部
と、プログラム及び各種データを記憶するメモリ部と、
前記処理要求受付は部の第１の指定にもとづき前記メモ
リ部に記憶されているプログラムの実行により処理を行
う第１の処理形態実行手段を有する中央処理装置を備え
た情報処理装置において、゛前記処理要求受付は部の第
２の指定にもとづきプログラムの実行にかかわる前記中
央処理装置の状態を保持したまま処理を行う第２の処理
形態実行手段と前記第２の処理形態を選択的に指定する
処理形態指定手段と前記第２の処理の際に前記メモリ部
内の処理データの格納先アドレスを指定するアドレス指
定手段と前記ｔＪ２の処理形態の実行回数を指定する処
理回数指定手段とを備え、前記処理要求が発生したとき
に前記第２の処理形態の実行手段が前記処理形態指定手
段により指定された処理形態に対応して前記アドレス指
定手段と前記処理回数指定手段を制御し所定の処理を実
行することを特徴とする。
発生部と、処理要求の発生を検知する処理要求受付は部
と、プログラム及び各種データを記憶するメモリ部と、
前記処理要求受付は部の第１の指定にもとづき前記メモ
リ部に記憶されているプログラムの実行により処理を行
う第１の処理形態実行手段を有する中央処理装置を備え
た情報処理装置において、゛前記処理要求受付は部の第
２の指定にもとづきプログラムの実行にかかわる前記中
央処理装置の状態を保持したまま処理を行う第２の処理
形態実行手段と前記第２の処理形態を選択的に指定する
処理形態指定手段と前記第２の処理の際に前記メモリ部
内の処理データの格納先アドレスを指定するアドレス指
定手段と前記ｔＪ２の処理形態の実行回数を指定する処
理回数指定手段とを備え、前記処理要求が発生したとき
に前記第２の処理形態の実行手段が前記処理形態指定手
段により指定された処理形態に対応して前記アドレス指
定手段と前記処理回数指定手段を制御し所定の処理を実
行することを特徴とする。
本発明では従来からの割込み処理要求を広く解釈し、周
辺装置あるいは内部回路からの処理要求〔以下、Ｉ１０
要求という〕としてとらえる。本発明においては、Ｉｌ
ｏ”Ｊ求は以下に述べる２つの手段により選択的に処理
される。第１の処理形態は従来の割込みプログラムによ
る処理で、プログラム・メモリに記憶されている割込み
プログラムを実行することにより処理を行う。第２の処
理形態は、プログラム・カウンタやプログラム・ステー
タス・ワード、汎用レジスタ群の内容は保持したまま、
データメモリ内のＩ１０要求の処理を制御するためのレ
ジスタ群（以下マクロサービス制御レジスタ群という）
の指定による処理をプログラムの介入なしに行うもので
ある（以下、この第２の処理形態をマクロ・サービスと
いう）。
辺装置あるいは内部回路からの処理要求〔以下、Ｉ１０
要求という〕としてとらえる。本発明においては、Ｉｌ
ｏ”Ｊ求は以下に述べる２つの手段により選択的に処理
される。第１の処理形態は従来の割込みプログラムによ
る処理で、プログラム・メモリに記憶されている割込み
プログラムを実行することにより処理を行う。第２の処
理形態は、プログラム・カウンタやプログラム・ステー
タス・ワード、汎用レジスタ群の内容は保持したまま、
データメモリ内のＩ１０要求の処理を制御するためのレ
ジスタ群（以下マクロサービス制御レジスタ群という）
の指定による処理をプログラムの介入なしに行うもので
ある（以下、この第２の処理形態をマクロ・サービスと
いう）。
次に、第１図を参照して本実施例について説明する。情
報処理装置は、制御レジスタやデータの授受を行ちため
の特殊レジスタ１２４（以下これらをＳＦＲという）を
含む周辺装置Ｉ Ｑ Ｏ、周辺装置１００等からの処理
要求１２３を制御し、また処理要求の発生源のアドレス
を記憶するＩ１０要求制御部１０１．Ｉ１０要求制御部
１０１から発生する処理要求に応じ次処理を行う実行部
１０２゜各種処理データ及びマクロサービス制御レジス
タ群を記憶するメモリ部１０３．ｌ１０４求の発生を実
行部に対して知らせるＩ１０処理処理型求練１０４、Ｉ
１０要求の処理形態を指定するＩ１０処理処理形態指定
＠１０５．及びＩ１０要求制御部１０１に対して記憶し
ているＩ１０要求発生源のアドレスを出力するよう指令
するアドレス出力指令線１０６と割込み処理要求発生指
令線１２２から構成され、上記各部はアドレスバス及び
データバスから成る内部バス１０７を介して相互に接続
されている。実行部１０２は、実行すべき命令が格納ぜ
れているプログラム・メモリ１０８．現在実行中の命令
の格納先アドレスを指定するプログラム・カウンタ１０
９．実 を示すプログラム・ステータスワード１１０，汎用レジ
スタ群２１１，メモリ部１０３のアドレスを記憶するア
ドレスレジスタ１２１，実行中の命令を記憶する命令レ
ジスタ１１２，命令レジスタ１１２に格納されている命
令にもとづいて各種制御信号を発生する実行制御部１１
３，算術論理演算機能を有する算術論理演算ユニット（
以下ＡＬＵと記す）１１５，Ｉ１０要求制御部１０１か
ら出力されるＩ１０処理実行要求線１０４及びＩ１０処
理処理形態指定＃ｉ！ｔ ０ ５を受けて実行制御部１
１３、を制御するＩ１０要求受付は部１１４から構成さ
れる。メモリ部１０３内のマクロサービス制御レジスタ
群は、データ転送あるいは演算等の処理を指定するマク
ロサービス処理形態指定レジスタ（以下ＭＭＲと記す）
１１６，マクロサービスにおける処理データを格納する
バッファ領域（以下、マクロサービスバッファとい５）
１１９。
報処理装置は、制御レジスタやデータの授受を行ちため
の特殊レジスタ１２４（以下これらをＳＦＲという）を
含む周辺装置Ｉ Ｑ Ｏ、周辺装置１００等からの処理
要求１２３を制御し、また処理要求の発生源のアドレス
を記憶するＩ１０要求制御部１０１．Ｉ１０要求制御部
１０１から発生する処理要求に応じ次処理を行う実行部
１０２゜各種処理データ及びマクロサービス制御レジス
タ群を記憶するメモリ部１０３．ｌ１０４求の発生を実
行部に対して知らせるＩ１０処理処理型求練１０４、Ｉ
１０要求の処理形態を指定するＩ１０処理処理形態指定
＠１０５．及びＩ１０要求制御部１０１に対して記憶し
ているＩ１０要求発生源のアドレスを出力するよう指令
するアドレス出力指令線１０６と割込み処理要求発生指
令線１２２から構成され、上記各部はアドレスバス及び
データバスから成る内部バス１０７を介して相互に接続
されている。実行部１０２は、実行すべき命令が格納ぜ
れているプログラム・メモリ１０８．現在実行中の命令
の格納先アドレスを指定するプログラム・カウンタ１０
９．実 を示すプログラム・ステータスワード１１０，汎用レジ
スタ群２１１，メモリ部１０３のアドレスを記憶するア
ドレスレジスタ１２１，実行中の命令を記憶する命令レ
ジスタ１１２，命令レジスタ１１２に格納されている命
令にもとづいて各種制御信号を発生する実行制御部１１
３，算術論理演算機能を有する算術論理演算ユニット（
以下ＡＬＵと記す）１１５，Ｉ１０要求制御部１０１か
ら出力されるＩ１０処理実行要求線１０４及びＩ１０処
理処理形態指定＃ｉ！ｔ ０ ５を受けて実行制御部１
１３、を制御するＩ１０要求受付は部１１４から構成さ
れる。メモリ部１０３内のマクロサービス制御レジスタ
群は、データ転送あるいは演算等の処理を指定するマク
ロサービス処理形態指定レジスタ（以下ＭＭＲと記す）
１１６，マクロサービスにおける処理データを格納する
バッファ領域（以下、マクロサービスバッファとい５）
１１９。
マクロサービスバッファのアドレスを指定するポインタ
（以下ＣＨＰという）１１７，及びマクロサービスの回
数を指定するマクロサービスカウンタ（以下Ｍ８Ｃとい
う）１１８から構成される。
（以下ＣＨＰという）１１７，及びマクロサービスの回
数を指定するマクロサービスカウンタ（以下Ｍ８Ｃとい
う）１１８から構成される。
− 次に、本実施例の情報処理装置の動作について以下
に述べる。実行部１０２は通常プログラムメ千り１０８
からプログラムカウンタ１０９によって指定されるアド
レスに記憶されている命令を命令レジスタ１１２に転送
し、その内容にしたがって実行制御部１１３で各種制御
信号を生成することによりプログラムの実行を実現して
いる。
に述べる。実行部１０２は通常プログラムメ千り１０８
からプログラムカウンタ１０９によって指定されるアド
レスに記憶されている命令を命令レジスタ１１２に転送
し、その内容にしたがって実行制御部１１３で各種制御
信号を生成することによりプログラムの実行を実現して
いる。
今、周辺装置１００等から処理要求１２３が発生すると
Ｉ１０要求制御部１０１はＩ１０処理実行要求１１１１
０４をアクティブにし実行部１０２に対してＩ１０要求
の発生を知らせると同時に、工１０要求を発生しＪＩ１
０要求発生源のアドレスをアドレスポインタ（以下８Ｆ
ＲＰと記す）１２０に記憶する。そしてＩ１０要求を割
込みによって処理し良い場合にはＩ１０処理処理形態指
定線１０５をロウレベルに、またマクロサービスによっ
て処理し九い場合にはＩ１０処理処理形態指定房１０５
をハイレベルにする。実行部１０２内のＩ１０要求受付
は部１１４はＩ１０処理実行要求線１０４がアクティブ
になると、Ｉ１０処理処理形態指定ＩｗＪ１０５（７）
レベルをサンプルして、ロウレヘルテおるならば割込み
処理を起動し、ハイレベルであったならばマクロサービ
スによる処理を起動し、現在実行中のプログラムの実行
を中断する。
Ｉ１０要求制御部１０１はＩ１０処理実行要求１１１１
０４をアクティブにし実行部１０２に対してＩ１０要求
の発生を知らせると同時に、工１０要求を発生しＪＩ１
０要求発生源のアドレスをアドレスポインタ（以下８Ｆ
ＲＰと記す）１２０に記憶する。そしてＩ１０要求を割
込みによって処理し良い場合にはＩ１０処理処理形態指
定線１０５をロウレベルに、またマクロサービスによっ
て処理し九い場合にはＩ１０処理処理形態指定房１０５
をハイレベルにする。実行部１０２内のＩ１０要求受付
は部１１４はＩ１０処理実行要求線１０４がアクティブ
になると、Ｉ１０処理処理形態指定ＩｗＪ１０５（７）
レベルをサンプルして、ロウレヘルテおるならば割込み
処理を起動し、ハイレベルであったならばマクロサービ
スによる処理を起動し、現在実行中のプログラムの実行
を中断する。
割込み処理を行う場合の動作は従来例の場合と同じであ
るので、ここでは冑クロサービスの動作についてのみ第
２図を用いて説明する。Ｉ１０要求受付は部１１４にお
いてマクロサービスによるＩ１０処理要求が発生したこ
とを検知すると、エフ０要求受付は部１１４はプログラ
ムメモリ１０８内の命令を命令レジスタ１１２に書き込
むかわりにマクロサービス処理命令を命令レジスタ１１
２に転送し、実行制御部１１３を制御してプログラム−
カウンタ１０９．プログラム・ステータス・ワード１１
０．汎用レジスタ群１１１の内容の更新を禁止する。次
にマクロサービス制御レジスタ群の中のマクロサービス
処理形態指定レジスタ（ＭＭＲ） １１６の内容をデー
タバスを経由して実行部１０２内の命令レジスタ１１２
に読み出す。ＭＭＲ１１６は演算の種類やデータの転送
方向に指定する。実行制御部１１３は読み出したＭＭＲ
１１６の内容に従ってマクロサービスバッファ１１９内
のデータと、Ｉ１０要求制御部１０１内のＳＦ’ＲＩ）
１２０によって指定される５ＦＲ１２４のデータとの間
の演算あるいはデータ転送を制御する。マクロサービス
バッファ１１９のアドレス指定はマクロサービス制御レ
ジスタ群に含まれるＣＨＰ１１７の内容をデータバスを
経由して実行部１０２に読み出し、続いてマクロサービ
スカウンタ（Ｍ８Ｃ）１１８の内容を同様に実行部１０
２に読み出し、ＡＬＣ１１５でこれらを加算し、結果を
アドレスレジスタ１２１に格納して、さらＫその内容を
アドレスバスに出力するととＫよって行われる。
るので、ここでは冑クロサービスの動作についてのみ第
２図を用いて説明する。Ｉ１０要求受付は部１１４にお
いてマクロサービスによるＩ１０処理要求が発生したこ
とを検知すると、エフ０要求受付は部１１４はプログラ
ムメモリ１０８内の命令を命令レジスタ１１２に書き込
むかわりにマクロサービス処理命令を命令レジスタ１１
２に転送し、実行制御部１１３を制御してプログラム−
カウンタ１０９．プログラム・ステータス・ワード１１
０．汎用レジスタ群１１１の内容の更新を禁止する。次
にマクロサービス制御レジスタ群の中のマクロサービス
処理形態指定レジスタ（ＭＭＲ） １１６の内容をデー
タバスを経由して実行部１０２内の命令レジスタ１１２
に読み出す。ＭＭＲ１１６は演算の種類やデータの転送
方向に指定する。実行制御部１１３は読み出したＭＭＲ
１１６の内容に従ってマクロサービスバッファ１１９内
のデータと、Ｉ１０要求制御部１０１内のＳＦ’ＲＩ）
１２０によって指定される５ＦＲ１２４のデータとの間
の演算あるいはデータ転送を制御する。マクロサービス
バッファ１１９のアドレス指定はマクロサービス制御レ
ジスタ群に含まれるＣＨＰ１１７の内容をデータバスを
経由して実行部１０２に読み出し、続いてマクロサービ
スカウンタ（Ｍ８Ｃ）１１８の内容を同様に実行部１０
２に読み出し、ＡＬＣ１１５でこれらを加算し、結果を
アドレスレジスタ１２１に格納して、さらＫその内容を
アドレスバスに出力するととＫよって行われる。
ＭＳＣ１１８の値は後述のように、演算／データ転送の
処理が終了すると１を減算する処理が施されるので１回
のマクロサービスが行われるたびにマクロサービスバッ
ファ１１９のアドレスポインタにデクリメントされるこ
とＫなる。ＳＦＨのアドレス指定は、実行制御部１１３
がＩ１０！！求制御部１０１に対してアドレス出力指令
線１０６をアクティブにし、５ＦＲＰ１２０の内容をア
ドレスバスに出力させることによって行われる。上記の
処理が終了すると、実行制御部１１３はＭ３Ｃ１１８の
内容を読み出し、１を減算して再びＭ３Ｃ１１８に書き
戻す。以上一連の処理で１回のマクロサービス処理を終
了する。次だし、ＭＳＣ１１８の内容を減算してＯとな
った場合、すなわち所定の回数のマクロサービスを実行
した場合は、実行制御部１１３は割込み処理要求発生指
令線１２２をアクティブにしＩ１０要求制御部１０１ｔ
−制御してＩ１０処理実行要求ａ１０４をアクティブに
し、■１０処理処理形態指定［１０５をロウレベルにす
る。したがって、工１０要求受付は部１１４はマクロサ
ービス処理が終了するとＩ１０要求が発生していること
を検知し、またＩ１０処理処理形態指定線１０５がロウ
レベルであることをサンプルして割込み処理を起動し、
割込み処理プログラムによる処理を開始する。Ｍ３Ｃ１
１８ｔ”減算した結果が０でない場合は、中断していた
プログラムの実行を再開する。
処理が終了すると１を減算する処理が施されるので１回
のマクロサービスが行われるたびにマクロサービスバッ
ファ１１９のアドレスポインタにデクリメントされるこ
とＫなる。ＳＦＨのアドレス指定は、実行制御部１１３
がＩ１０！！求制御部１０１に対してアドレス出力指令
線１０６をアクティブにし、５ＦＲＰ１２０の内容をア
ドレスバスに出力させることによって行われる。上記の
処理が終了すると、実行制御部１１３はＭ３Ｃ１１８の
内容を読み出し、１を減算して再びＭ３Ｃ１１８に書き
戻す。以上一連の処理で１回のマクロサービス処理を終
了する。次だし、ＭＳＣ１１８の内容を減算してＯとな
った場合、すなわち所定の回数のマクロサービスを実行
した場合は、実行制御部１１３は割込み処理要求発生指
令線１２２をアクティブにしＩ１０要求制御部１０１ｔ
−制御してＩ１０処理実行要求ａ１０４をアクティブに
し、■１０処理処理形態指定［１０５をロウレベルにす
る。したがって、工１０要求受付は部１１４はマクロサ
ービス処理が終了するとＩ１０要求が発生していること
を検知し、またＩ１０処理処理形態指定線１０５がロウ
レベルであることをサンプルして割込み処理を起動し、
割込み処理プログラムによる処理を開始する。Ｍ３Ｃ１
１８ｔ”減算した結果が０でない場合は、中断していた
プログラムの実行を再開する。
以上説明したように、本発明においてはＭ８Ｃに設定さ
れた回数だけマクロサービス処理が行われたときに割込
み処理が発生する。したがって割込み処理プログラムで
は、一連のマクロサービスによりバッファ領域に格納さ
れたデータの平均化処理あるいは次のマクロサービスの
ためのバッファ領域へのデータの設定、ＣＨＰ及びＭ８
Ｃの再設定をするだけとなり、割込み処理の発生回数を
低減することで従来の割込み処理では不可避であったオ
ーバーヘッドを最小限に抑え、かつ割込み処理プログラ
ムでなされる処理の量も減るので、プログラムの実行効
率を大きく向上させることができる。
れた回数だけマクロサービス処理が行われたときに割込
み処理が発生する。したがって割込み処理プログラムで
は、一連のマクロサービスによりバッファ領域に格納さ
れたデータの平均化処理あるいは次のマクロサービスの
ためのバッファ領域へのデータの設定、ＣＨＰ及びＭ８
Ｃの再設定をするだけとなり、割込み処理の発生回数を
低減することで従来の割込み処理では不可避であったオ
ーバーヘッドを最小限に抑え、かつ割込み処理プログラ
ムでなされる処理の量も減るので、プログラムの実行効
率を大きく向上させることができる。
また、本発明においては、実行部の動作を停止してマク
ロサービス処理を行うのではなく、プログラムの実行再
開に必要なデータは保持したまま実行部自身が通常のプ
ログラム実行時の命令実行のためのハードウェアを有効
に活用してマクロサービスを実現しており、特別なハー
ドウェアは全く不要である。
ロサービス処理を行うのではなく、プログラムの実行再
開に必要なデータは保持したまま実行部自身が通常のプ
ログラム実行時の命令実行のためのハードウェアを有効
に活用してマクロサービスを実現しており、特別なハー
ドウェアは全く不要である。
したがって本発明による情報処理装置は特別なハードウ
ェアを付加することなしにプログラムの実行効率を向上
させることが可能で、実用的効果は非常に太きい。
ェアを付加することなしにプログラムの実行効率を向上
させることが可能で、実用的効果は非常に太きい。
第１図は本発明の一例である情報処理装置のブロック図
、第２図はマクロサービスの処理の流れ図、第３図は従
来の情報処理装置のブロック図である。 １００：周辺装置、１０１：Ｉ１０要求制御部、１０２
：実行部、１０３：メモリ部、１０４：Ｉ１０処理実行
要求線、１０５：Ｉ１０処理処理形態指定線、１０６：
アドレス出力指令線、１０７：内部バス、１０８ニブロ
グラムメモリ、１０９ニブログラムカウンタ、１１０ニ
ブログラムステータスワード、１１１：汎用レジスタ群
、１１２：命令レジスタ、１１３：実行制御部、１１４
：Ｉ１０要求受付は部、１１５：算術論理演算ユニット
（ＡＬＵ）、１１６：マクロサービス処理形態指定レジ
スタ（ＭＭＲ）、１１７：マクロサービスバ、ファのア
ドレスを指定するポイン／（ＣＨＰ）、１１８：マクロ
サービス・カウンタ（ＭＳＣ）、１１９：マクロサービ
スバッファ、１２０：ＳＦＲポインタ（ｓＦＲＰ）、１
２１ニアドレスレジスタ、１２３：Ｉ１０要求、１２４
：８ＦＲ，１２２：割込み処理要求発生指令線、２００
：周辺装置、２０１：割込み要求制御部、２０２：割込
み処理実行要求信号、２０３：実行部、２０５：データ
メモリ、２０６：メモリ部、２０７：内部パス、２０８
ニブログラムメモリ、２０９ニブログラムカウンタ、２
１０ニブログラム・ステータス・ワード、２１１：汎用
レジスタ群、２１２：命令レジスタ、２１３：実行制御
部、２１４：割込み要求受付は部、２１５：算術論理演
算ユニ、）（ＡＬＵ）、２１６：ステータス退避領域、
２１７：割込み要求 第Ｚ図
、第２図はマクロサービスの処理の流れ図、第３図は従
来の情報処理装置のブロック図である。 １００：周辺装置、１０１：Ｉ１０要求制御部、１０２
：実行部、１０３：メモリ部、１０４：Ｉ１０処理実行
要求線、１０５：Ｉ１０処理処理形態指定線、１０６：
アドレス出力指令線、１０７：内部バス、１０８ニブロ
グラムメモリ、１０９ニブログラムカウンタ、１１０ニ
ブログラムステータスワード、１１１：汎用レジスタ群
、１１２：命令レジスタ、１１３：実行制御部、１１４
：Ｉ１０要求受付は部、１１５：算術論理演算ユニット
（ＡＬＵ）、１１６：マクロサービス処理形態指定レジ
スタ（ＭＭＲ）、１１７：マクロサービスバ、ファのア
ドレスを指定するポイン／（ＣＨＰ）、１１８：マクロ
サービス・カウンタ（ＭＳＣ）、１１９：マクロサービ
スバッファ、１２０：ＳＦＲポインタ（ｓＦＲＰ）、１
２１ニアドレスレジスタ、１２３：Ｉ１０要求、１２４
：８ＦＲ，１２２：割込み処理要求発生指令線、２００
：周辺装置、２０１：割込み要求制御部、２０２：割込
み処理実行要求信号、２０３：実行部、２０５：データ
メモリ、２０６：メモリ部、２０７：内部パス、２０８
ニブログラムメモリ、２０９ニブログラムカウンタ、２
１０ニブログラム・ステータス・ワード、２１１：汎用
レジスタ群、２１２：命令レジスタ、２１３：実行制御
部、２１４：割込み要求受付は部、２１５：算術論理演
算ユニ、）（ＡＬＵ）、２１６：ステータス退避領域、
２１７：割込み要求 第Ｚ図
Claims (1)
- 処理要求を発生する処理要求発生部と、処理要求の発生
を検知する処理要求受付け部と、プログラム及び各種デ
ータを記憶するメモリ部と、前記処理要求受付け部の第
１の指定にもとづき前記メモリ部に記憶されているプロ
グラムの実行により処理を行う第１の処理形態実行手段
を有する中央処理装置を備えた情報処理装置において、
前記処理要求受付け部の第２の指定にもとづき前記中央
処理装置の状態を保持したまま処理を行う第２の処理形
態実行手段と、前記第２の処理の形態を指定する処理形
態指定手段と、前記第２の処理の際に前記メモリ部内の
処理データの格納先アドレスを指定するアドレス指定手
段と、前記第２の処理形態の実行回数を指定する処理回
数指定手段とを備え、前記処理要求が発生したときに前
記第２の処理形態の実行手段が前記処理形態指定手段に
より指定された処理形態に対応して前記アドレス指定手
段と前記処理回数指定手段を制御し所定の処理を実行す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26585486A JPS63118949A (ja) | 1986-11-07 | 1986-11-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26585486A JPS63118949A (ja) | 1986-11-07 | 1986-11-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63118949A true JPS63118949A (ja) | 1988-05-23 |
Family
ID=17422999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26585486A Pending JPS63118949A (ja) | 1986-11-07 | 1986-11-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63118949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333213A2 (en) * | 1988-03-18 | 1989-09-20 | Nec Corporation | Microcomputer producing pulses at outout ports in sequence in response to request signal |
| EP0349004A2 (en) * | 1988-06-30 | 1990-01-03 | Nec Corporation | Data processor capable of treating interrupt at a high speed |
| JPH0247729A (ja) * | 1988-08-09 | 1990-02-16 | Nec Corp | 情報処理装置 |
| JPH0895797A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | データ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332644A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | High speed interrupt system |
| JPS60183662A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS60183661A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS61182135A (ja) * | 1985-02-07 | 1986-08-14 | Fujitsu Ltd | 処理選択方法 |
-
1986
- 1986-11-07 JP JP26585486A patent/JPS63118949A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332644A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | High speed interrupt system |
| JPS60183662A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS60183661A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS61182135A (ja) * | 1985-02-07 | 1986-08-14 | Fujitsu Ltd | 処理選択方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333213A2 (en) * | 1988-03-18 | 1989-09-20 | Nec Corporation | Microcomputer producing pulses at outout ports in sequence in response to request signal |
| EP0349004A2 (en) * | 1988-06-30 | 1990-01-03 | Nec Corporation | Data processor capable of treating interrupt at a high speed |
| JPH0247729A (ja) * | 1988-08-09 | 1990-02-16 | Nec Corp | 情報処理装置 |
| JPH0895797A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | データ処理装置 |
| US5687380A (en) * | 1994-09-29 | 1997-11-11 | Nec Corporation | Macro service processing of interrupt requests in a processing system where a single interrupt is generated for a plurality of completed transactions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6553487B1 (en) | Device and method for performing high-speed low overhead context switch | |
| JPH01237864A (ja) | Ｄｍａ転送制御装置 | |
| JPH0563829B2 (ja) | ||
| JP2978539B2 (ja) | データ転送制御装置 | |
| US5481756A (en) | DMA controller mailing auto-initialize halting unit | |
| JPS63118949A (ja) | 情報処理装置 | |
| JPH0414376B2 (ja) | ||
| JP2643931B2 (ja) | 情報処理装置 | |
| JPH11184799A (ja) | メモリデータ転送方法ならびに装置 | |
| JP2819705B2 (ja) | データ転送制御装置 | |
| JPS63305450A (ja) | プロセツサ間通信方式 | |
| JPH0333954A (ja) | 情報処理装置 | |
| JPS59144955A (ja) | 情報処理装置 | |
| JPH0417530B2 (ja) | ||
| JPH03182945A (ja) | 主記憶内データ転送方式 | |
| JPS6353650A (ja) | 計算機 | |
| JPS6265134A (ja) | 割込み処理方式 | |
| JPH03211687A (ja) | データ転送回路 | |
| JPS6252900B2 (ja) | ||
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPH0259933A (ja) | マイクロプロセッサ | |
| JPS60231251A (ja) | マルチｃｐｕシステム | |
| JPH04271451A (ja) | マイクロコンピュータ | |
| JPS61123966A (ja) | 主記憶内デ−タ転送装置 | |
| JPH04274545A (ja) | チャネル制御装置 |