JPH0259933A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0259933A JPH0259933A JP21310488A JP21310488A JPH0259933A JP H0259933 A JPH0259933 A JP H0259933A JP 21310488 A JP21310488 A JP 21310488A JP 21310488 A JP21310488 A JP 21310488A JP H0259933 A JPH0259933 A JP H0259933A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- interruption
- stack pointer
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特に割り込み発
生時の処理に関する。
生時の処理に関する。
従来、この種の割り込み処理は、サブルーチンの読み出
し動作に類似し、割り込み処理ルーチンへの分岐までの
ステップには、割り込みフントローラからのベクタリー
ド、フラグを外部メモリへ退避、戻り先番地を外部メモ
リへ退避、割り込み処理ルーチンの先頭番地を外部メモ
リからリードという４つのメモリアクセスとなっていた
。
し動作に類似し、割り込み処理ルーチンへの分岐までの
ステップには、割り込みフントローラからのベクタリー
ド、フラグを外部メモリへ退避、戻り先番地を外部メモ
リへ退避、割り込み処理ルーチンの先頭番地を外部メモ
リからリードという４つのメモリアクセスとなっていた
。
上述した従来のマイクロプロセッサは、割り込み要求に
対して、その処理ルーチンの実行開始まで４つのメモリ
プロセッサが必要となっているので、オーバーヘッドが
かかりすぎるという欠点がある。この割り込み発生時か
ら処理ルーチンの実行開始までのオーバーヘッドが長い
場合には、特にリアルタイム性を要求される装置におい
ては致命的となる。
対して、その処理ルーチンの実行開始まで４つのメモリ
プロセッサが必要となっているので、オーバーヘッドが
かかりすぎるという欠点がある。この割り込み発生時か
ら処理ルーチンの実行開始までのオーバーヘッドが長い
場合には、特にリアルタイム性を要求される装置におい
ては致命的となる。
本発明のマイクロプロセッサは、プログラム処理過程に
発生する割り込み制御において、割り込み処理ルーチン
からの戻り番地を格納するための記憶手段と、該記憶手
段のアドレス情報を有するレジスタと、該レジスタの制
御手段を有している。
発生する割り込み制御において、割り込み処理ルーチン
からの戻り番地を格納するための記憶手段と、該記憶手
段のアドレス情報を有するレジスタと、該レジスタの制
御手段を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
割り込み発生時に退避する情報のフラグと戻り先番地は
、フラグレジスタ１とプログラム・カウンタ２に格納さ
れている。
、フラグレジスタ１とプログラム・カウンタ２に格納さ
れている。
フラグレジスタ１とプログラム・カウンタ２はデータ・
バス３に接続されている。メモリ４はデータ・バス３と
接続され、スタック・ポインタ５でアドレスが決定され
る。スタック・ポインタ５はデクリメンタ／インクリメ
ンタ６によりデクリメントまたはインクリメントされる
。
バス３に接続されている。メモリ４はデータ・バス３と
接続され、スタック・ポインタ５でアドレスが決定され
る。スタック・ポインタ５はデクリメンタ／インクリメ
ンタ６によりデクリメントまたはインクリメントされる
。
次にその動作について説明する。
割り込みが発生すると、スタック・ポインタ５は、デク
リメンタ／インクリメンタ６でデクリメントされる。次
に、スタック・ポインタ５で示されるメモリ４の番地に
プログラムカウンタ２の内容が転送される。次にまたス
タックポインタ５の内容がデクリメンタ／インクリメン
タ６でデクリメントされ、メモリ４のスタック・ポイン
タ５で示される番地にフラグレジスタ１の内容が転送さ
れる。
リメンタ／インクリメンタ６でデクリメントされる。次
に、スタック・ポインタ５で示されるメモリ４の番地に
プログラムカウンタ２の内容が転送される。次にまたス
タックポインタ５の内容がデクリメンタ／インクリメン
タ６でデクリメントされ、メモリ４のスタック・ポイン
タ５で示される番地にフラグレジスタ１の内容が転送さ
れる。
また、マイクロプロセッサ内部で戻り番地とフラグの内
部メモリへの退避を行っている間に外部のメモリより割
り込み処理ルーチンの先頭番地情報を読み出し、先頭番
地の命令をフェッチすることが可能である。
部メモリへの退避を行っている間に外部のメモリより割
り込み処理ルーチンの先頭番地情報を読み出し、先頭番
地の命令をフェッチすることが可能である。
以上説明したように本発明は、マイクロプロセッサ内部
にスタック構造のメモリおよびスタックポインタを割り
込み専用に設けることにより、割り込み処理ルーチンの
実行開始までのオーバーヘッドを減らすことができる効
果がある。
にスタック構造のメモリおよびスタックポインタを割り
込み専用に設けることにより、割り込み処理ルーチンの
実行開始までのオーバーヘッドを減らすことができる効
果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・フラグレジスタ、２・・・・・・プログ
ラムカウンタ、３・・・・・・データ・バス、４・・・
・・・メモリ、５・・・・・・スタック・ポインタ、６
・・・・・・デクリメンタ／インクリメンタ。 代理人 弁理士 内 原 音
ラムカウンタ、３・・・・・・データ・バス、４・・・
・・・メモリ、５・・・・・・スタック・ポインタ、６
・・・・・・デクリメンタ／インクリメンタ。 代理人 弁理士 内 原 音
Claims (1)
- プログラム処理過程に発生する割り込み制御において、
割り込み処理ルーチンからの戻り番地を格納するための
記憶手段と、該記憶手段のアドレス情報を有するレジス
タと、該レジスタの制御手段を含むことを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21310488A JPH0259933A (ja) | 1988-08-26 | 1988-08-26 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21310488A JPH0259933A (ja) | 1988-08-26 | 1988-08-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0259933A true JPH0259933A (ja) | 1990-02-28 |
Family
ID=16633643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21310488A Pending JPH0259933A (ja) | 1988-08-26 | 1988-08-26 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0259933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000046572A (ko) * | 1998-12-31 | 2000-07-25 | 강병호 | 마이크로프로세서의 인터럽트 스택 제어방법 |
| CN102505633A (zh) * | 2011-11-08 | 2012-06-20 | 同济大学 | 一种钢构—混凝土组合桥塔结构 |
-
1988
- 1988-08-26 JP JP21310488A patent/JPH0259933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000046572A (ko) * | 1998-12-31 | 2000-07-25 | 강병호 | 마이크로프로세서의 인터럽트 스택 제어방법 |
| CN102505633A (zh) * | 2011-11-08 | 2012-06-20 | 同济大学 | 一种钢构—混凝土组合桥塔结构 |
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