JPS6155741A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は割込み処理を行うことがある演算処理装置に
関するものである。

〔従来の技術〕

第２図は従来の装置ｔを示す説明図であり、図において
（υはＣＰＵ　（演算処理装置）、（２）はレジスタ群
、（３ｊはメモリ、（４）は退避動作、（５）は復帰動
作を示す。また＋６１　、１７１はそれぞれメモリであ
る。

１・３図は第２図におけるＣＰＵ　ｆｉ＋の各動作ステ
ップを示し、１８＋　、　＋９１　、（６）、　１１３
１は割込みが発生しなければ連続して実行すべき各ステ
ップを示し、ＩＩｏｔ　。

（［１１は割込みにより処理すべきステップ會示す。

ステップ（９）において割込みが発生し、この割込みに
対する処Ｂ！全行うことが決定された場合、レジスタ群
（２）の内容をメモ！Ｊ　ｔａ＋　ｖｃ　：％１：込ん
でおいた（すなわちレジスタ群（２１の内容全メモ１月
３１に退避させた）後ステップＩＩＧに移や、ステップ
＋Ｅ１　、　（９１と同様にレジスタ群１２）ヲ使って
ステップ＋１０１　、σ１ｌｔ−実行し、割込み処理が
終ると、ステップ圓でメモリ（３）に退避させてあった
内容を再びレジスタ群（２）に書込んで（すなわち復帰
動作（５１金実行して）ステップ（６）にうつる。

また、ステップ（１１１で割込み処理を実行中に更に優
先度の高い割込みが発生した場合（第３図には図示せず
）、この新に発生した割込み全処理するためにはレジス
タ群＋２１の内存ラメモリ（６）に退避し。

この倉に発生した割込みの処理が終った時点でメモ１月
６）に退避させてめった内容をレジスタ群（２）に復帰
させて、ステップ圓の処理を継続する。メモリ（７）は
、割込みが更に多重に発生したときレジスタ群（２）の
内容を退避させるためのメモリである。

〔発明が解決しようとする問題点〕

従来のＣＰＵは以上のように構成されているので、割込
み発生及び復帰時にレジスタ群（２）の退避及び復帰を
逐次プログラムの実行で行う必要があるため、割込みの
ための大きなオーバーヘッドとなるという問題点があっ
た。

この発明は上記のような従来のものの問題点全解決する
ためになされたもので、割込み発生時のレジスタの処理
を高速に行うことを可能にすること全目的としている。

〔問題点を解決するための手段〕

この発明では、レジスタ群全複数群設け、各レジスタ群
の内容は割込みがありても退避することなく、割込み処
理には別のレジスタ群を使用するようにし、現に使用中
のレジスタ群の先頭アドレスをアドレスレジスタに記憶
し、割込みが発生すると当該割込み処理に用いるレジス
タ群の先頭アドレス全アドレスレジスタに書込んだ上、
このアドレスレジスタの内容をインデックスとしてアド
レス修飾を行って所定のレジスタ群にアクセスするよう
に制御した。

〔作用〕

以上のように制御することによりて割込み処理のために
レジスタ群の内容を退避しかつ復帰する動作が不要とな
る。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図でめりて
、（１１はＣＰＵ、　＋２１はレジスタ群であり、（３
１゜１６１　、１７１はそれぞれ第２図の同一符号に対
応するメモリであるが、これらのメモリは第１図におい
てはレジスタ群（２１と同様に構成され、それぞれレジ
スタ群と称せられる。α→は各レジスタ群＋２１　、　
＋３１　。

１６１　、１７１のうち、現在使用中のレジスタ群の先
頭アドレスを格納しておくアドレスレジスタである。

次に動作について説明する。通常のプログラム処理にお
いてはレジスタ群（２１が使用されるとすると、　、Ｃ
ＰＵ　＋ｌＩ　Ｆｉアドレスレジｌスタα榎にはレジス
タ群（２）の先頭アドレスを曹込んでおく。プログラム
中から読出される命令文の中にレジスタ群中のレジスタ
全指定するアドレスが存在する場合、この読出されたア
ドレスをアドレスレジスタαゆの内容に”　よってイン
デックス修飾してレジスタ群＋２１にアクセスする。

ここで、割込みが発生したとし、この割込みを処理する
ためにはレジスタ群（３１ヲ使用するとすれば、　ＣＰ
ｕｔｌ＋はレジスタ群（３）の先頭アドレスをアドレス
レジスタＱ４に書込む。プログラム中から読出され、レ
ジスタ群中のレジスタを指定するアドレスはアドレスレ
ジスタａ４の内容によってインデックス修飾されてレジ
スタ群（３）にアクセスし、レジスタ群（３）が用いら
れ、その間、レジスタ群（２１の内容はそのまま保存さ
れる。

２重、３重の割込み処理においてはレジスタ群１６＋　
、　＋７１の先頭アドレスケそれぞれアドレスレジスタ
α→に書込み、これらレジスタ群＋６１　、　＋７１　
’？使用し、その間レジスタ群（２）、（３）の内容は
そのまま保存される。このようにして割込み処理の開始
とその終了時点においてＣＰＵ　Ｆｉ＋はレジスタ群の
退避動作、復帰動作全実行することなく、単にアドレス
レジスタα→の内容ｔ’ＦＪ換えるだけでよいので、割
込みのオーバーヘッドが大幅に減少する。

なお、この発明は割込み時のレジスタ退避、復帰のかわ
りに利用できるばかりでなく、マクロ命令における使用
レジスタ群の選択にも応用することができるへ 〔発明の効果〕 以上のようにこの発明によれば、割込みのオーバーヘッ
ドを軽減して高速のプログラム実行を可能にする。

【図面の簡単な説明】

オ１図はこの発明の一実施例を示す説明図、オ２図は従
来の装置を示す説明図、オ３図はオ２図のＣＰＵの各動
作ステップを示す図である。 図において（１）はＣＰＵ　、　＋２１　、　ｔ３＋　
、　［６１　、　＋７１はそれぞれレジスタ群、α→は
アドレスレジスタである。 尚、各図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 演算処理のために使用するレジスタ群の複数群と、この
   複数群のレジスタ群のうち現時点の演算処理のため使用
   されるレジスタ群の先頭アドレスを記憶するアドレスレ
   ジスタとを備え、割込み処理を実行する場合は、割込み
   前の処理のために使用していたレジスタ群の内容はその
   ままとし、上記割込み処理用としてあらかじめ定められ
   ているレジスタ群を使用し、当該レジスタ群に対応する
   先頭アドレスを上記アドレスレジスタに格納しこのアド
   レスレジスタの内容をインデックスとしてアドレス修飾
   を行って上記割込み処理用レジスタ群にアクセスし、上
   記割込み処理が終了したときは、上記アドレスレジスタ
   に上記割込み前の処理のために使用していたレジスタ群
   に対応する先頭アドレスを格納しこのアドレスレジスタ
   の内容をインデックスとしてアドレス修飾を行って上記
   割込み前の処理のために使用していたレジスタ群にアク
   セスするよう制御することを特徴とする演算処理装置。