JPH04148339A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH04148339A JPH04148339A JP2270477A JP27047790A JPH04148339A JP H04148339 A JPH04148339 A JP H04148339A JP 2270477 A JP2270477 A JP 2270477A JP 27047790 A JP27047790 A JP 27047790A JP H04148339 A JPH04148339 A JP H04148339A
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- Japan
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- interrupt
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- microprocessor
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- memory
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- 239000013598 vector Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Control By Computers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、マイクロプロセッサに関し、特にリアルタイ
ム制御等の高速割込み応答が要求される制御用プロセッ
サに使用される割込み処理技術に関する。
ム制御等の高速割込み応答が要求される制御用プロセッ
サに使用される割込み処理技術に関する。
（従来の技術）
第３図は従来のマイクロプロセッサの割込み処理を説明
するためのコンピュータの構成図である。マイクロプロ
セッサ２３とメモリ４１が外部バス５１により接続され
ており、マイクロプロセッサ２３はＣＰｔＪ７ア２９、
Ｐ Ｓ Ｗ （Ｐｒｏｇｒａｍ ５ｔａｔｕｓ Ｗｏｒ
ｄ ） ２５、及びＰ Ｃ（Ｐｒｏｇｒａｍ Ｃｏｕｎ
ｔｅｒ ）２７等を、また、メモリ４１は割込みスタッ
ク４３及び割込みベクトルテーブル４５等を有している
。
するためのコンピュータの構成図である。マイクロプロ
セッサ２３とメモリ４１が外部バス５１により接続され
ており、マイクロプロセッサ２３はＣＰｔＪ７ア２９、
Ｐ Ｓ Ｗ （Ｐｒｏｇｒａｍ ５ｔａｔｕｓ Ｗｏｒ
ｄ ） ２５、及びＰ Ｃ（Ｐｒｏｇｒａｍ Ｃｏｕｎ
ｔｅｒ ）２７等を、また、メモリ４１は割込みスタッ
ク４３及び割込みベクトルテーブル４５等を有している
。
この様なコンピュータの構成における割込み処理（ここ
では、割込み信号がマイクロプロセッサ２３に入力され
てから割込み）λンドラに分岐するまでの処理）は、通
常、次の手順で行なわれていた。マイクロプロセッサ２
３が割込み信号を受は付けると、先ず、第１ステツプで
マイクロプロセッサ２３の現在のステータス（現在のＰ
Ｃ２５、ＰＳＷ２７等の内容）を割込みスタック４３に
退避する。次に、第２ステツプで割込みベクトル（割込
みハンドラでのｐｃ、ｐｓｗ等）を割込みベクトルテー
ブル４５から読み込む。そして、第３ステツプで割込み
ハンドラへ分岐する。
では、割込み信号がマイクロプロセッサ２３に入力され
てから割込み）λンドラに分岐するまでの処理）は、通
常、次の手順で行なわれていた。マイクロプロセッサ２
３が割込み信号を受は付けると、先ず、第１ステツプで
マイクロプロセッサ２３の現在のステータス（現在のＰ
Ｃ２５、ＰＳＷ２７等の内容）を割込みスタック４３に
退避する。次に、第２ステツプで割込みベクトル（割込
みハンドラでのｐｃ、ｐｓｗ等）を割込みベクトルテー
ブル４５から読み込む。そして、第３ステツプで割込み
ハンドラへ分岐する。
例えば東芝製ＴＲ０Ｎ仕様３２ビットＭＰＵｒＴＸＩＪ
が、この様な手順で割込み処理を行なうとすると、ステ
ップ１で１２〜２８バイトのメモリライト、ステップ２
で８バイトのメモリリードが必要である。メモリ４１が
ＤＲＡＭで構成されている場合には、１回（４バイト）
のメモリアクセスに５クロック程度必要であるから、ス
テップ１で６０〜１４０クロツク、ステップ２で４０ク
ロツクを要することになる。従って、本例のようなコン
ピュータでは、割込み処理に最低でも１００〜１８０ク
ロツクかかってしまい、応答が遅すぎてリアルタイム制
御に使用できないという問題があった。
が、この様な手順で割込み処理を行なうとすると、ステ
ップ１で１２〜２８バイトのメモリライト、ステップ２
で８バイトのメモリリードが必要である。メモリ４１が
ＤＲＡＭで構成されている場合には、１回（４バイト）
のメモリアクセスに５クロック程度必要であるから、ス
テップ１で６０〜１４０クロツク、ステップ２で４０ク
ロツクを要することになる。従って、本例のようなコン
ピュータでは、割込み処理に最低でも１００〜１８０ク
ロツクかかってしまい、応答が遅すぎてリアルタイム制
御に使用できないという問題があった。
また、割込み処理を高速に実行するために、メモリ４１
の一部をアクセス時間が高速であるＳＲＡＭで構成する
と、２クロツクでメモリアクセス可能となり、割込み処
理が４０〜７２クロック程度で実行でき、多少割込み応
答が改良されるが、メモリシステムが高価になるという
問題が残る。
の一部をアクセス時間が高速であるＳＲＡＭで構成する
と、２クロツクでメモリアクセス可能となり、割込み処
理が４０〜７２クロック程度で実行でき、多少割込み応
答が改良されるが、メモリシステムが高価になるという
問題が残る。
更に、第４図に示すように、マイクロプロセッサ内部に
オンチップのＲＡＭ６１（割込みスタック６３、割込み
ベクトルテーブル６５）を設ける手法がよく用いられる
。この場合、１クロツクでアクセス可能となり、割込み
処理が２０〜３６クロツク程度で実行でき、割込み応答
が改善されるが、オンチップにメモリ領域が必要であり
、チップコストが上がるという問題がある。
オンチップのＲＡＭ６１（割込みスタック６３、割込み
ベクトルテーブル６５）を設ける手法がよく用いられる
。この場合、１クロツクでアクセス可能となり、割込み
処理が２０〜３６クロツク程度で実行でき、割込み応答
が改善されるが、オンチップにメモリ領域が必要であり
、チップコストが上がるという問題がある。
（発明が解決しようとする課題）
以上の様に、従来のマイクロプロセッサの割込み処理技
術では、メモリをＤＲＡＭで構成する場合には、割込み
応答が遅すぎてリアルタイム制御に使用できない。また
、メモリをＳＲＡＭで構成したりマイクロプロセッサ内
部にオンチップのＲＡＭを構成する場合には、応答時間
は幾分改善されるがコスト高になるという欠点があった
。
術では、メモリをＤＲＡＭで構成する場合には、割込み
応答が遅すぎてリアルタイム制御に使用できない。また
、メモリをＳＲＡＭで構成したりマイクロプロセッサ内
部にオンチップのＲＡＭを構成する場合には、応答時間
は幾分改善されるがコスト高になるという欠点があった
。
本発明は、上記問題点を解決するもので、その目的は、
簡単なハードウェアの追加で高速な割込み処理を実現す
ることのできるマイクロプロセッサを提供することであ
る。
簡単なハードウェアの追加で高速な割込み処理を実現す
ることのできるマイクロプロセッサを提供することであ
る。
［発明の構成］
（課題を解決するための手段）
前記課題を解決するために、本発明によるマイクロプロ
セッサは、第１図に示す如く、プロセッサの状態を保持
する第１の記憶手段１と、実行中の命令の先頭アドレス
を保持する第２の記憶手段３を有するマイクロプロセッ
サにおいて、特定の割込み発生時に前記第１及び第２の
記憶手段の内容を一時的に退避する１つ以上の第３の記
憶手段５と、前記第３の記憶手段の内容が有効か否かを
示す１ビット以上の第４の記憶手段７と、１つ以上の割
込みベクトルを保持し前記特定の割込み発生時に対応す
る割込みベクトルを前記第１及び第２の記憶手段に格納
する第５の記憶手段９とを有することを要旨とする。
セッサは、第１図に示す如く、プロセッサの状態を保持
する第１の記憶手段１と、実行中の命令の先頭アドレス
を保持する第２の記憶手段３を有するマイクロプロセッ
サにおいて、特定の割込み発生時に前記第１及び第２の
記憶手段の内容を一時的に退避する１つ以上の第３の記
憶手段５と、前記第３の記憶手段の内容が有効か否かを
示す１ビット以上の第４の記憶手段７と、１つ以上の割
込みベクトルを保持し前記特定の割込み発生時に対応す
る割込みベクトルを前記第１及び第２の記憶手段に格納
する第５の記憶手段９とを有することを要旨とする。
（作用）
本発明のマイクロプロセッサでは、特定の割込みが発生
すると、第１の記憶手段１及び第２の記憶手段３の内容
を第３の記憶手段５に退避し、第４の記憶手段７の対応
する１ビットの内容を１にセットし、同時に、第５の記
憶手段９から対応する割込みベクトルを第１の記憶手段
１及び第２の記憶手段３に格納し、割込みハンドラに分
岐する。また、割込みハンドラから復帰する場合には、
専用命令により第４の記憶手段７の対応する１ビットの
内容が０にリセットされて、前記専用命令により、第３
の記憶手段５に退避した内容を第１の記憶手段１及び第
２の記憶手段３に格納する。
すると、第１の記憶手段１及び第２の記憶手段３の内容
を第３の記憶手段５に退避し、第４の記憶手段７の対応
する１ビットの内容を１にセットし、同時に、第５の記
憶手段９から対応する割込みベクトルを第１の記憶手段
１及び第２の記憶手段３に格納し、割込みハンドラに分
岐する。また、割込みハンドラから復帰する場合には、
専用命令により第４の記憶手段７の対応する１ビットの
内容が０にリセットされて、前記専用命令により、第３
の記憶手段５に退避した内容を第１の記憶手段１及び第
２の記憶手段３に格納する。
また、本発明のマイクロプロセッサでは、特定の割込み
が発生すると、第１の記憶手段１及び第２の記憶手段３
の内容を第３の記憶手段５に退避し、第４の記憶手段７
の対応する部分の内容を＋１又は×２【７、同時に、第
５の記憶手段９から対応する割込みベクトルを第１の記
憶手段］−及び第２の記憶手段３に格納し、割込みハン
ドラに分岐する。また、当該割込み処理中に他の割込み
が発生ずる毎に第４の記憶手段７０対応する部分の内容
を＋１又は×２し、割込みハンドラから復帰する場合に
は、専用命令により第４の記憶手段７の割込み処理中で
ある部分の内容を−１又は＋２し、更に、第４の記憶手
段７の内容がＯになった場合には、前記専用命令の実行
により、第３の記憶手段５に退避した内容を第１の記憶
手段１及び第２の記憶手段３に格納する。
が発生すると、第１の記憶手段１及び第２の記憶手段３
の内容を第３の記憶手段５に退避し、第４の記憶手段７
の対応する部分の内容を＋１又は×２【７、同時に、第
５の記憶手段９から対応する割込みベクトルを第１の記
憶手段］−及び第２の記憶手段３に格納し、割込みハン
ドラに分岐する。また、当該割込み処理中に他の割込み
が発生ずる毎に第４の記憶手段７０対応する部分の内容
を＋１又は×２し、割込みハンドラから復帰する場合に
は、専用命令により第４の記憶手段７の割込み処理中で
ある部分の内容を−１又は＋２し、更に、第４の記憶手
段７の内容がＯになった場合には、前記専用命令の実行
により、第３の記憶手段５に退避した内容を第１の記憶
手段１及び第２の記憶手段３に格納する。
（実施例）
第２図に本発明による高速割込み処理可能なマイクロプ
ロセッサの実施例を示す。
ロセッサの実施例を示す。
マイクロプロセッサ２］とメモリ４１は外部バス５１に
より接続されている。マイクロプロセッサ２１は内部マ
イクロプロセッサ２３を有しており、その内部マイクロ
プロセッサ２３はプロセッサ状態を保持するＰＳＷ２５
、現在実行中の命令の先頭アドレスを保持するＰＣ２７
、及びＣＰＵコア２９を有している。尚、ＣＰＵコア２
９は、通常のマイクロプロセッサが持つ命令デコーダ、
演算器、レジスタファイル等を含む。
より接続されている。マイクロプロセッサ２１は内部マ
イクロプロセッサ２３を有しており、その内部マイクロ
プロセッサ２３はプロセッサ状態を保持するＰＳＷ２５
、現在実行中の命令の先頭アドレスを保持するＰＣ２７
、及びＣＰＵコア２９を有している。尚、ＣＰＵコア２
９は、通常のマイクロプロセッサが持つ命令デコーダ、
演算器、レジスタファイル等を含む。
そして、本実施例のマイクロプロセッサ２］は、特に割
込みベクトル番号＃１２８及び＃１２９の２種の割込み
を高速に処理するための構成要素として、割込み用スタ
ックレジスタＳＲＯ，ＳＲＩ、割込みへクトルレジスタ
ＩＲＱ、ＩＲ１、及び有効フラグＶＯ，Ｖｌを有してお
り、割込みベクトル番号＃１２８に対してＳＲＯ，ＩＲ
ＯＶＯが、＃１２９に対してｓＲｌ、ＩＲＩ、ｖｌか用
意されている。
込みベクトル番号＃１２８及び＃１２９の２種の割込み
を高速に処理するための構成要素として、割込み用スタ
ックレジスタＳＲＯ，ＳＲＩ、割込みへクトルレジスタ
ＩＲＱ、ＩＲ１、及び有効フラグＶＯ，Ｖｌを有してお
り、割込みベクトル番号＃１２８に対してＳＲＯ，ＩＲ
ＯＶＯが、＃１２９に対してｓＲｌ、ＩＲＩ、ｖｌか用
意されている。
６割込み用スタックレジスタＳＲＯ，ＳＲＩは、割込み
処理でスタックへ退避するＰＳＷＳＥＩＴＩＮＦ（割込
み番号等）、ＰＣの各フィールドから構成され、また、
割込みベクトルレジスタＩＲＱ、ＩＲＩは、通常、メモ
リ４１に配置される割込みベクトルテーブル４５の一部
であり、割込みハンドラでのｐｓｗ、ｐｃを保持する各
フィールドから構成されている。また、有効フラグＶｏ
。
処理でスタックへ退避するＰＳＷＳＥＩＴＩＮＦ（割込
み番号等）、ＰＣの各フィールドから構成され、また、
割込みベクトルレジスタＩＲＱ、ＩＲＩは、通常、メモ
リ４１に配置される割込みベクトルテーブル４５の一部
であり、割込みハンドラでのｐｓｗ、ｐｃを保持する各
フィールドから構成されている。また、有効フラグＶｏ
。
ｖｌは、割込み用スタックレジスタが有効が否かを示す
フラグであり、例えば割込み用スタックレジスタＳＲＯ
か使用されている場合には、ＶＱの内容が１となる。つ
まり、割込み処理のマイクロプログラムが起動するとセ
ットされ、割込みハンドラの復帰命令であるＲＥＩＴ命
令を処理するマイクロプログラムでリセットされる。
フラグであり、例えば割込み用スタックレジスタＳＲＯ
か使用されている場合には、ＶＱの内容が１となる。つ
まり、割込み処理のマイクロプログラムが起動するとセ
ットされ、割込みハンドラの復帰命令であるＲＥＩＴ命
令を処理するマイクロプログラムでリセットされる。
尚、割込み用スタックレジスタＳＲＯ，ＳＲＩ、及び割
込みベクトルレジスタＩＲＱ、ＩＲＩは、それぞれ内部
配線３１．３３により内部マイクロプロセッサ２３と接
続されており、同時にアクセス可能である。更に、メモ
リ４１は、割込みベクトル番号＃１２８及び＃１２９以
外の割込みを処理するために、割込みスタック４３及び
割込みベクトルテーブル４５を有している。
込みベクトルレジスタＩＲＱ、ＩＲＩは、それぞれ内部
配線３１．３３により内部マイクロプロセッサ２３と接
続されており、同時にアクセス可能である。更に、メモ
リ４１は、割込みベクトル番号＃１２８及び＃１２９以
外の割込みを処理するために、割込みスタック４３及び
割込みベクトルテーブル４５を有している。
以下、本実施例による割込み処理の動作を説明する。
先ず、割込みが発生し、割込み処理のマイクロプログラ
ムの実行が開始されると、その割込みベクトル番号が＃
１２８又は＃１２９であるか判断される。＃１２８又は
＃１２９でないときには、従来例で示した通常の処理（
ステップ１からステップ３）にしたがって外部のメモリ
４１に対してアクセスが行なわれる。一方、＃１２８又
は＃１２９の場合には、割込み用スタックレジスタＳＲ
Ｏ又はＳＲＩに内部マイクロプロセッサ２３のステータ
スが退避されると同時に、対応する割込みベクトルレジ
スタＩＲＱ又はＩＲＩから割込みハンドラのｐｓｗ、ｐ
ｃがマイクロプロセッサ２３内部のＰＳＷ２５、ＰＣ２
７にロードされ、割込みハンドラに分岐する。また、こ
の時、有効フラグｖＯ又はｖｌがセットされる。これら
の処理は、例えばマイクロプロセッサ２１内部で割込み
用スタックレジスタＳＲＯ，ＳＲＩと割込みベクトルレ
ジスタＩＲＱ、ＩＲＩに同時にアクセス可能な構成にし
たり、或いは、ハードウェアによりＰＳＷ２５、ＰＣ２
７と割込み用スタックレジスタＳＲＯ又はＳＲＩのｐｓ
ｗ、ｐｃフィールドを切り替えること等を行なうことに
より、数クロック程度で実行することができる。
ムの実行が開始されると、その割込みベクトル番号が＃
１２８又は＃１２９であるか判断される。＃１２８又は
＃１２９でないときには、従来例で示した通常の処理（
ステップ１からステップ３）にしたがって外部のメモリ
４１に対してアクセスが行なわれる。一方、＃１２８又
は＃１２９の場合には、割込み用スタックレジスタＳＲ
Ｏ又はＳＲＩに内部マイクロプロセッサ２３のステータ
スが退避されると同時に、対応する割込みベクトルレジ
スタＩＲＱ又はＩＲＩから割込みハンドラのｐｓｗ、ｐ
ｃがマイクロプロセッサ２３内部のＰＳＷ２５、ＰＣ２
７にロードされ、割込みハンドラに分岐する。また、こ
の時、有効フラグｖＯ又はｖｌがセットされる。これら
の処理は、例えばマイクロプロセッサ２１内部で割込み
用スタックレジスタＳＲＯ，ＳＲＩと割込みベクトルレ
ジスタＩＲＱ、ＩＲＩに同時にアクセス可能な構成にし
たり、或いは、ハードウェアによりＰＳＷ２５、ＰＣ２
７と割込み用スタックレジスタＳＲＯ又はＳＲＩのｐｓ
ｗ、ｐｃフィールドを切り替えること等を行なうことに
より、数クロック程度で実行することができる。
一方、ＲＥＩＴ命令により、割込みハンドラからもとの
プログラムに復帰する場合には、ＲＥＩＴ命令を処理す
るマイクロプログラムで有効フラグＶＯ，Ｖｌが調べら
れ、これらがセットされていなければ、通常の処理（メ
モリ４１の割込みスタック４３からステータスをマイク
ロプロセッサ２３のＰＳＷ２５、ＰＣ２７にロードする
処理）が行なわれるが、有効フラグｖ□、ｖ１のどちら
か一方がセットされていれば、メモリ４１の割込みスタ
ック４３の代わりに有効フラグのセットされている割込
み用スタックレジスタＳＲＯ又はＳＲ１からステータス
をマイクロプロセッサ２３のＰＳＷ２５、ＰＣ２７１：
ｏ−ＦＬ、有効フラグＶＯ又はＶｌをリセットする。
プログラムに復帰する場合には、ＲＥＩＴ命令を処理す
るマイクロプログラムで有効フラグＶＯ，Ｖｌが調べら
れ、これらがセットされていなければ、通常の処理（メ
モリ４１の割込みスタック４３からステータスをマイク
ロプロセッサ２３のＰＳＷ２５、ＰＣ２７にロードする
処理）が行なわれるが、有効フラグｖ□、ｖ１のどちら
か一方がセットされていれば、メモリ４１の割込みスタ
ック４３の代わりに有効フラグのセットされている割込
み用スタックレジスタＳＲＯ又はＳＲ１からステータス
をマイクロプロセッサ２３のＰＳＷ２５、ＰＣ２７１：
ｏ−ＦＬ、有効フラグＶＯ又はＶｌをリセットする。
また、＃１２８の割込みハンドラ実行中に＃１２９の割
込みが発生した場合には、予め、割込みの優先順位を決
めておくことにより対処する。即ち、＃１２９の割込み
の方が優先順位が高い場合には、＃１２９の割込みハン
ドラに分岐する。この割込みハンドラからの復帰時（Ｒ
ＥＩＴ命令実行時）には有効フラグＶＯ，Ｖｌが共に１
にセットされているが、この場合、優先順位の高い割込
みに対応する有効フラグＶ１をリセットするようにし、
ＲＥＩＴ命令で＃１２８の割込み／Ｓンドラに復帰し、
更に、＃１２８の割込みハンドラからの復帰時に＃１２
８に対応する割込み用スタックレジスタＳＲＯの有効フ
ラグＶＯがリセットされる。逆に、＃１２９の割込みの
方が優先順位が低い場合には、＃１２８の割込みハンド
ラ実行中は、＃１２９の割込み処理はマスクされ、＃１
２８の割込みハンドラからの復帰後に＃１２９の割込み
処理が行なわれる。
込みが発生した場合には、予め、割込みの優先順位を決
めておくことにより対処する。即ち、＃１２９の割込み
の方が優先順位が高い場合には、＃１２９の割込みハン
ドラに分岐する。この割込みハンドラからの復帰時（Ｒ
ＥＩＴ命令実行時）には有効フラグＶＯ，Ｖｌが共に１
にセットされているが、この場合、優先順位の高い割込
みに対応する有効フラグＶ１をリセットするようにし、
ＲＥＩＴ命令で＃１２８の割込み／Ｓンドラに復帰し、
更に、＃１２８の割込みハンドラからの復帰時に＃１２
８に対応する割込み用スタックレジスタＳＲＯの有効フ
ラグＶＯがリセットされる。逆に、＃１２９の割込みの
方が優先順位が低い場合には、＃１２８の割込みハンド
ラ実行中は、＃１２９の割込み処理はマスクされ、＃１
２８の割込みハンドラからの復帰後に＃１２９の割込み
処理が行なわれる。
尚、本実施例では、多重に割込みが発生した場合には、
本発明の機能を利用することができなくなるが、有効フ
ラグＶＯ，Ｖｌをカウンタにしておき、割込みが発生し
たときに＋１、ＲＥＩＴ命令で−１するようにして、有
効フラグｖＯ又はＶｌが０になった時に、ＲＥＩＴ命令
の処理で、対応する割込み用スタックレジスタＳＲＯ又
はＳＲ１を使用するように構成すれば、多重割込みにも
対処できる。
本発明の機能を利用することができなくなるが、有効フ
ラグＶＯ，Ｖｌをカウンタにしておき、割込みが発生し
たときに＋１、ＲＥＩＴ命令で−１するようにして、有
効フラグｖＯ又はＶｌが０になった時に、ＲＥＩＴ命令
の処理で、対応する割込み用スタックレジスタＳＲＯ又
はＳＲ１を使用するように構成すれば、多重割込みにも
対処できる。
［発明の効果］
以上の様に本発明によれば、特に高速対応の必要な割込
みの処理を、マイクロプロセッサ内部の割込み用スタッ
クレジスタ、割込みベクトルレジスタを利用して行なう
こととしたので、高速な割込み処理を簡単なハードウェ
アの追加で実現できる。
みの処理を、マイクロプロセッサ内部の割込み用スタッ
クレジスタ、割込みベクトルレジスタを利用して行なう
こととしたので、高速な割込み処理を簡単なハードウェ
アの追加で実現できる。
第１図は本発明に従うマイクロプロセッサの機構ブロッ
ク図、 第２図は本発明に従うマイクロプロセッサを使用したコ
ンピュータのシステム構成図 第３図及び第４図は従来のマイクロプロセッサを使用し
たコンピュータのシステム構成図である。 １・・・第１の記憶手段 ３・・・第２の記憶手段 ５・・・第３の記憶手段 ７・・・第４の記憶手段 ９・・・第５の記憶手段 ２１・・・マイクロプロセッサ ２３・・・内部マイクロプロセッサ ２５・・・ Ｐ ＳＷ ２７ ・・・Ｐ Ｃ ２９・・ＣＰＵコア ３１３３・・・内部配線 ４１・・・メモリ ４３・・・割込みスタック ４５・・・割込みベクトルテーブル
ク図、 第２図は本発明に従うマイクロプロセッサを使用したコ
ンピュータのシステム構成図 第３図及び第４図は従来のマイクロプロセッサを使用し
たコンピュータのシステム構成図である。 １・・・第１の記憶手段 ３・・・第２の記憶手段 ５・・・第３の記憶手段 ７・・・第４の記憶手段 ９・・・第５の記憶手段 ２１・・・マイクロプロセッサ ２３・・・内部マイクロプロセッサ ２５・・・ Ｐ ＳＷ ２７ ・・・Ｐ Ｃ ２９・・ＣＰＵコア ３１３３・・・内部配線 ４１・・・メモリ ４３・・・割込みスタック ４５・・・割込みベクトルテーブル
Claims (3)
- （１）プロセッサの状態を保持する第１の記憶手段と、
実行中の命令の先頭アドレスを保持する第２の記憶手段
を有するマイクロプロセッサにして、特定の割込み発生
時に前記第１及び第２の記憶手段の内容を一時的に退避
する１つ以上の第３の記憶手段と、 前記第３の記憶手段の内容が有効か否かを示す１ビット
以上の第４の記憶手段と、 １つ以上の割込みベクトルを保持し前記特定の割込み発
生時に対応する割込みベクトルを前記第１及び第２の記
憶手段に格納する第５の記憶手段と、を具備することを
特徴とするマイクロプロセッサ。 - （２）前記第４の記憶手段の内容は、特定の割込みの発
生により対応する１ビットが１にセットされ、割込みハ
ンドラから復帰する専用命令により対応する１ビットが
０にリセットされ、前記第４の記憶手段の内容の当該ビ
ットが０にリセットされた場合に、前記専用命令の実行
により前記第３の記憶手段の対応する割込みベクトルを
前記第１及び第２の記憶手段に格納することを特徴とす
る請求項１に記載のマイクロプロセッサ。 - （３）前記第４の記憶手段は、１つ以上のアップ／ダウ
ンカウンタ又はシフトレジスタで構成され、当該記憶手
段の内容は、前記特定の割込みの発生により対応する部
分が＋１又は×２され、当該割込み処理中に他の割込み
が発生する毎に当該部分が＋１又は×２され、前記専用
命令の実行の度に割込み処理中の当該部分が−１又は÷
２されることを特徴とする請求項２に記載のマイクロプ
ロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270477A JPH04148339A (ja) | 1990-10-11 | 1990-10-11 | マイクロプロセッサ |
| KR1019910017866A KR950000552B1 (ko) | 1990-10-11 | 1991-10-11 | 마이크로프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270477A JPH04148339A (ja) | 1990-10-11 | 1990-10-11 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148339A true JPH04148339A (ja) | 1992-05-21 |
Family
ID=17486849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270477A Pending JPH04148339A (ja) | 1990-10-11 | 1990-10-11 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04148339A (ja) |
| KR (1) | KR950000552B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8668521B2 (en) | 2012-01-27 | 2014-03-11 | Hosiden Corporation | Coaxial connector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729157A (en) * | 1980-07-28 | 1982-02-17 | Nec Corp | Information processor |
| JPS5734255A (en) * | 1980-08-07 | 1982-02-24 | Mitsubishi Electric Corp | Interruption controller |
-
1990
- 1990-10-11 JP JP2270477A patent/JPH04148339A/ja active Pending
-
1991
- 1991-10-11 KR KR1019910017866A patent/KR950000552B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729157A (en) * | 1980-07-28 | 1982-02-17 | Nec Corp | Information processor |
| JPS5734255A (en) * | 1980-08-07 | 1982-02-24 | Mitsubishi Electric Corp | Interruption controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8668521B2 (en) | 2012-01-27 | 2014-03-11 | Hosiden Corporation | Coaxial connector |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008609A (ko) | 1992-05-28 |
| KR950000552B1 (ko) | 1995-01-24 |
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