JPS60231251A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
- Publication number
- JPS60231251A JPS60231251A JP59087809A JP8780984A JPS60231251A JP S60231251 A JPS60231251 A JP S60231251A JP 59087809 A JP59087809 A JP 59087809A JP 8780984 A JP8780984 A JP 8780984A JP S60231251 A JPS60231251 A JP S60231251A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- work
- interrupt
- cpu21
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、密結合のマルチＣＰＵシステムに関し、特に
システムを構成するＣＰＵ間の通信を高速化したマルチ
ＣＰＵシステムに関する。
システムを構成するＣＰＵ間の通信を高速化したマルチ
ＣＰＵシステムに関する。
（発明の背景）
密結合のマルチＣＰＵシステムにおいては、従来、バス
アービタを用いるとともにシステムメモリに情報交換１
リアを設け、このエリアの情報によりＣＰＬＪ間通信を
行なっている。例えば第１の、ｃ ｐ ｕから第２のＣ
ＰＵに仕事を渡すとき、あるいは第２のＣＰＵがこの仕
事を完了した時に共通情報エリアにフラグを立てること
で行なっている。
アービタを用いるとともにシステムメモリに情報交換１
リアを設け、このエリアの情報によりＣＰＬＪ間通信を
行なっている。例えば第１の、ｃ ｐ ｕから第２のＣ
ＰＵに仕事を渡すとき、あるいは第２のＣＰＵがこの仕
事を完了した時に共通情報エリアにフラグを立てること
で行なっている。
したがって、各ＣＰｔＪはこれらの共通情報エリアを頻
繁に参照する必要があり、このためシステムバスのパフ
ォーマンス低下を招き、ＣＰＵ間通信の高速化ができな
いという不都合があった。
繁に参照する必要があり、このためシステムバスのパフ
ォーマンス低下を招き、ＣＰＵ間通信の高速化ができな
いという不都合があった。
（発明の目的）
本発明は、上述の従来形における問題点に鑑み、密結合
のマルチＣＰＵシステムにおいて、システムバスを用い
ての共通情報エリアの参照をなくし、システムバスのパ
フォーマンスの向上とＣＰＵ間通信の高速化を図ること
を目的とする。
のマルチＣＰＵシステムにおいて、システムバスを用い
ての共通情報エリアの参照をなくし、システムバスのパ
フォーマンスの向上とＣＰＵ間通信の高速化を図ること
を目的とする。
（発明の構成）
本発明は、パスアービタを用いた密結合のマルブ〜ＣＰ
（Ｊシステムであって、割込発生手段および割込入力
手段を備え、これらの手段によりＣＰＵ間通信を高速化
したことを特徴とする。
（Ｊシステムであって、割込発生手段および割込入力
手段を備え、これらの手段によりＣＰＵ間通信を高速化
したことを特徴とする。
（発明の効果）
以上のように構成された本発明によると、第１のＣＰ
Ｕから第２のＣＰＵへ割込を掛けることによりＣＰＵ間
通信のための共通情報エリアのアクセスを減らすように
したため、システムバスのパフォーマンスが向上する。
Ｕから第２のＣＰＵへ割込を掛けることによりＣＰＵ間
通信のための共通情報エリアのアクセスを減らすように
したため、システムバスのパフォーマンスが向上する。
また、第１のＣＰ Ｕから第２のＣＰＵへ仕事を依頼す
るときおよび第２のＣＰＵが仕事の完了を通知するとき
も割込を使用するので、従来のフラグの受け渡しによる
場合に比べ効率が良く、ＣＰＬＩ間通信を高速化するこ
とができる。
るときおよび第２のＣＰＵが仕事の完了を通知するとき
も割込を使用するので、従来のフラグの受け渡しによる
場合に比べ効率が良く、ＣＰＬＩ間通信を高速化するこ
とができる。
（実施例の説明）
以下、図面により本発明の詳細な説明する。
先ず、比較のため、従来のマルチＣＰＵシステムの構成
を第１図に示す。同図において、ＣＰＵボード１のＣＰ
ＵｌｌがＣＰｔ、ｌボード２のＣＰＬＩ２１に対して
仕事を渡づ゛ときは、先ず、ＣＰ ｔＪ １１がバスリ
クエスタ１２を通じバスアービタ５に対してシステムバ
ス６の獲得要求を行なう。そして、許可されればシステ
ムメモリ７内に設けられたフラグをセットし、さらに仕
事の内容もシステムメモリ内に書き込んでおく。一方、
ＣＰＩＪボード２のＣＰＵ２１は常にシステムメモリ７
のフラグをセンスしてｃ ｐ ｕ ｉｉからの仕事の依
頼があるが否かを監視している。このアラグ検査の場合
もシステムバス獲得要求および許可等のシーケンスが必
要である。したがって、ＣＰ Ｕ ２１によりシステム
バス６をアクセスしている時間が多くなる。また、図示
しない他のＣＰＵボードのＣＰＵ （例えばＣＰＵ３１
、４１．・・・）も同様のシーケンスによりフラグセン
スを行なっているため、各Ｃｐ ｔＪ １１．２＋、・
・・のフラグセンス時間が長くなるとともに各ＣＰＵか
らのバス獲得要求に対する許可率が少なくなり、システ
ムバス６のパフォーマンス低下を招く。このパフォーマ
ンス低下を防止するため、バス獲得要求頻度を少なくす
なわち各ＣＰ Ｕ １１．２１．・・・によるフラグセ
ンス周期を長くすれば、ＣＰＵ間例えばＣＰｔＪｌｌか
らＣＰｔＪ２１への情報引渡しに時間が掛り、ＣＰＵ間
通信の速度低下を招くことになる。
を第１図に示す。同図において、ＣＰＵボード１のＣＰ
ＵｌｌがＣＰｔ、ｌボード２のＣＰＬＩ２１に対して
仕事を渡づ゛ときは、先ず、ＣＰ ｔＪ １１がバスリ
クエスタ１２を通じバスアービタ５に対してシステムバ
ス６の獲得要求を行なう。そして、許可されればシステ
ムメモリ７内に設けられたフラグをセットし、さらに仕
事の内容もシステムメモリ内に書き込んでおく。一方、
ＣＰＩＪボード２のＣＰＵ２１は常にシステムメモリ７
のフラグをセンスしてｃ ｐ ｕ ｉｉからの仕事の依
頼があるが否かを監視している。このアラグ検査の場合
もシステムバス獲得要求および許可等のシーケンスが必
要である。したがって、ＣＰ Ｕ ２１によりシステム
バス６をアクセスしている時間が多くなる。また、図示
しない他のＣＰＵボードのＣＰＵ （例えばＣＰＵ３１
、４１．・・・）も同様のシーケンスによりフラグセン
スを行なっているため、各Ｃｐ ｔＪ １１．２＋、・
・・のフラグセンス時間が長くなるとともに各ＣＰＵか
らのバス獲得要求に対する許可率が少なくなり、システ
ムバス６のパフォーマンス低下を招く。このパフォーマ
ンス低下を防止するため、バス獲得要求頻度を少なくす
なわち各ＣＰ Ｕ １１．２１．・・・によるフラグセ
ンス周期を長くすれば、ＣＰＵ間例えばＣＰｔＪｌｌか
らＣＰｔＪ２１への情報引渡しに時間が掛り、ＣＰＵ間
通信の速度低下を招くことになる。
第２図は、本発明の１実施例に係るマルチＣＰＵシステ
ムの構成を示づ一０同図のシステムにおいては、第１図
の従来形に対し、各ＣＰｔＪボード１゜２、・・・に割
込リクエスタおよびハンドラ１３．２’３゜・・・が図
示されている。
ムの構成を示づ一０同図のシステムにおいては、第１図
の従来形に対し、各ＣＰｔＪボード１゜２、・・・に割
込リクエスタおよびハンドラ１３．２’３゜・・・が図
示されている。
このような割込リクエスタおよびハンドラは従来形にお
いてもＩ 、／ ＯＮ器や周辺機器からの割込を受け付
けるために備えているものである。また、システムバス
６には従来例と同様に例えば７個の割込信号ＩＲＱ１〜
７が割当てられている。
いてもＩ 、／ ＯＮ器や周辺機器からの割込を受け付
けるために備えているものである。また、システムバス
６には従来例と同様に例えば７個の割込信号ＩＲＱ１〜
７が割当てられている。
ｃ ｐ ｕ ｉｉがＣＰ Ｕ ２’１に対して仕事を引
渡すとき、先ず、ＣＰＵ１１はパスリクエスタ１２を通
じパスアービタ５にバス獲得要求を行ない、許可されれ
ば仕事の内容情報をシステムメモリ７に格納する。
渡すとき、先ず、ＣＰＵ１１はパスリクエスタ１２を通
じパスアービタ５にバス獲得要求を行ない、許可されれ
ば仕事の内容情報をシステムメモリ７に格納する。
次に割込信号ＩＲＱ２を送出してＣＰＵ２１に引き渡し
たい仕事があることを知らせる。これに対し、割込信号
ＩＲＱ２を受けたＣ Ｐ Ｕ ２１は上述のシーケンス
でバス獲得を行なってシステムメモリ７から仕事の内容
情報を読み出す。したがって、このシステムにおいては
、第１図の従来例に比べ、フラグセンスのためのシステ
ムバスの獲得が不要であり、システムバスのパフォーマ
ンスが向上する。
たい仕事があることを知らせる。これに対し、割込信号
ＩＲＱ２を受けたＣ Ｐ Ｕ ２１は上述のシーケンス
でバス獲得を行なってシステムメモリ７から仕事の内容
情報を読み出す。したがって、このシステムにおいては
、第１図の従来例に比べ、フラグセンスのためのシステ
ムバスの獲得が不要であり、システムバスのパフォーマ
ンスが向上する。
また、このパフォーマンス向上による複数のバス獲得要
求が競合することにより平均待ち時間が短縮するととも
にフラグセンス時間が不要となった１ｃめ、高速のＣＰ
Ｕ間通信を実現することができる。
求が競合することにより平均待ち時間が短縮するととも
にフラグセンス時間が不要となった１ｃめ、高速のＣＰ
Ｕ間通信を実現することができる。
第１図は従来のマルチＣＰＵシステムのブロック構成図
、そして第２図は本発明の１実施例に係るマルチＣＰＵ
システムのブロック構成図である。 １．２：ＣＰＵボード、１１．２１： ＣＰＩＪ。 １２．２２：パスリクエスタ、 １３、２３：割込リクエスタおよびハンドラ、５；バス
アービタ、６：システムバス、７；システムメモリ。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也 区 憾
、そして第２図は本発明の１実施例に係るマルチＣＰＵ
システムのブロック構成図である。 １．２：ＣＰＵボード、１１．２１： ＣＰＩＪ。 １２．２２：パスリクエスタ、 １３、２３：割込リクエスタおよびハンドラ、５；バス
アービタ、６：システムバス、７；システムメモリ。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也 区 憾
Claims (1)
- 【特許請求の範囲】 １、バスアービタ手段を用い複数のＣＩ） ｔＪブロッ
クを共通のシステムバスに接続してなる密結合のマルチ
ＣＰＵシステムであって、該ＣＰ ＬＪブロックが割込
発生手段および割込入力手段を備え、１のＣＰＬＩと他
のＣＰＵとの間の通信を割込処理で行なうことによりＣ
ＰＩＪ間通信を高速化したことを特徴とするマルチＣＰ
ＬＪシステム。 ２、前記割込処理用の信号をｌ１０１器や周辺機器用と
して具備している５割込リクエスタ・ハンドラおよびシ
ステムバスの割込信号線を用いて送受信する特許請求の
範囲第１項記載のマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087809A JPS60231251A (ja) | 1984-05-02 | 1984-05-02 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087809A JPS60231251A (ja) | 1984-05-02 | 1984-05-02 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231251A true JPS60231251A (ja) | 1985-11-16 |
Family
ID=13925300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087809A Pending JPS60231251A (ja) | 1984-05-02 | 1984-05-02 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633358A (ja) * | 1986-06-23 | 1988-01-08 | Toshiba Corp | マルチプロセサ |
-
1984
- 1984-05-02 JP JP59087809A patent/JPS60231251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633358A (ja) * | 1986-06-23 | 1988-01-08 | Toshiba Corp | マルチプロセサ |
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