JPH0354374B2 - - Google Patents
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- JPH0354374B2 JPH0354374B2 JP59198352A JP19835284A JPH0354374B2 JP H0354374 B2 JPH0354374 B2 JP H0354374B2 JP 59198352 A JP59198352 A JP 59198352A JP 19835284 A JP19835284 A JP 19835284A JP H0354374 B2 JPH0354374 B2 JP H0354374B2
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- JP
- Japan
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- channel
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- control unit
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- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- JPKJQBJPBRLVTM-OSLIGDBKSA-N (2s)-2-amino-n-[(2s,3r)-3-hydroxy-1-[[(2s)-1-[[(2s)-1-[[(2s)-1-[[(2r)-1-(1h-indol-3-yl)-3-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxobutan-2-yl]-6-iminohexanamide Chemical compound C([C@H](NC(=O)[C@@H](NC(=O)[C@@H](N)CCCC=N)[C@H](O)C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C=O)C1=CC=CC=C1 JPKJQBJPBRLVTM-OSLIGDBKSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピユータシステムにおけるチヤ
ネル制御方法、特にデバイス、コントロール・ユ
ニツト、チヤネル等の下位装置が発生したあるデ
バイスに関する入出力（Ｉ／Ｏ）割込みが何等か
の原因によりこれらよりも上位の制御部に受理不
可能と判断された割込み禁止状態となつたとき、
その後この割込み禁止状態を解除するチヤネル制
御方法に関する。
ネル制御方法、特にデバイス、コントロール・ユ
ニツト、チヤネル等の下位装置が発生したあるデ
バイスに関する入出力（Ｉ／Ｏ）割込みが何等か
の原因によりこれらよりも上位の制御部に受理不
可能と判断された割込み禁止状態となつたとき、
その後この割込み禁止状態を解除するチヤネル制
御方法に関する。
コンピユータシステムにおいて、あるデバイス
から非同期割込みがチヤネルからIOP（入出力処
理装置）やCHP（チヤネル処理装置）等の上位の
制御部に報告された場合、例えば割込みの対象と
なるサブチヤネルがCPUにより占有されている
ために割込みを即座に受理できないと上位の制御
部が判断する状況が存在することがある。
から非同期割込みがチヤネルからIOP（入出力処
理装置）やCHP（チヤネル処理装置）等の上位の
制御部に報告された場合、例えば割込みの対象と
なるサブチヤネルがCPUにより占有されている
ために割込みを即座に受理できないと上位の制御
部が判断する状況が存在することがある。
このような状況の場合、上位の制御部は、チヤ
ネルに対しこの割込みの受理を拒否し、かつ、こ
の割込みの内容が失われぬ様なSSO（Suppress
status order）と呼ばれるコマンドをチヤネル対
応に発行し、これを受けてチヤネルは、デバイス
からの割込みを禁止状態にする。
ネルに対しこの割込みの受理を拒否し、かつ、こ
の割込みの内容が失われぬ様なSSO（Suppress
status order）と呼ばれるコマンドをチヤネル対
応に発行し、これを受けてチヤネルは、デバイス
からの割込みを禁止状態にする。
このように禁止状態となつた割込みをその後解
除する方法として、従来、例えばチヤネル対応に
SSOを発行した時刻を上位の制御部が記憶してお
き、各チヤネルをスキヤンして一定の時刻が経過
したチヤネルに対し順次割込みの禁止状態を解く
解除命令SEO（Suppress end order）を上位の制
御部から発行して、その割込み禁止を解除する方
法が通常用いられていた。
除する方法として、従来、例えばチヤネル対応に
SSOを発行した時刻を上位の制御部が記憶してお
き、各チヤネルをスキヤンして一定の時刻が経過
したチヤネルに対し順次割込みの禁止状態を解く
解除命令SEO（Suppress end order）を上位の制
御部から発行して、その割込み禁止を解除する方
法が通常用いられていた。
前述した従来のチヤネル制御方法では、割込み
禁止状態となつた各チヤネルをそれぞれ一定時間
後に解除するため、上位の制御部は下位装置であ
る全チヤネルの状態及び計時値を定期的にスキヤ
ンし管理しなければならなかつた。しかしなが
ら、このような管理は、チヤネル数が極めて多い
ため、IOPやCHP等の上位の制御部の負荷とし
てかなり重いものとなるので不都合であつた。
禁止状態となつた各チヤネルをそれぞれ一定時間
後に解除するため、上位の制御部は下位装置であ
る全チヤネルの状態及び計時値を定期的にスキヤ
ンし管理しなければならなかつた。しかしなが
ら、このような管理は、チヤネル数が極めて多い
ため、IOPやCHP等の上位の制御部の負荷とし
てかなり重いものとなるので不都合であつた。
本発明は、前記問題点を解消し上位の制御部の
負荷を軽減したチヤネル制御方法を提供するもの
で、チヤネル装置の下位装置から発生したあるデ
バイスに関する入出力割り込みが、前記チヤネル
装置の上位装置からの指示により、受理不可能と
判断され、前記チヤネル装置が前記下位装置から
の入出力割り込み禁止状態となつた時、その後に
この割り込み禁止状態を解除するチヤネル制御方
法において、 前記チヤネル装置は、自らの内部で解除の為の
一定時間を計時し、割り込み禁止状態になつた時
点から前記一定時間経たとき、自ら割り込み禁止
状態を解除し、前記下位装置からの入出力割り込
みを受け付けるようにする。
負荷を軽減したチヤネル制御方法を提供するもの
で、チヤネル装置の下位装置から発生したあるデ
バイスに関する入出力割り込みが、前記チヤネル
装置の上位装置からの指示により、受理不可能と
判断され、前記チヤネル装置が前記下位装置から
の入出力割り込み禁止状態となつた時、その後に
この割り込み禁止状態を解除するチヤネル制御方
法において、 前記チヤネル装置は、自らの内部で解除の為の
一定時間を計時し、割り込み禁止状態になつた時
点から前記一定時間経たとき、自ら割り込み禁止
状態を解除し、前記下位装置からの入出力割り込
みを受け付けるようにする。
下位装置のデバイスからの割込みが禁止状態と
なつたとき、CHP等の上位の制御部に代つてチ
ヤネルが自らの内部で解除のための一定時間を計
時し、割込み禁止状態となつた時点から前記一定
時間経た場合、自ら割込み禁止状態を解くように
する。これにより、上位の制御部の負荷を軽減
し、上位の制御部で割込み禁止の解除を行う従来
方法よりも全体のオーバーヘツドを減少させるこ
とができる。
なつたとき、CHP等の上位の制御部に代つてチ
ヤネルが自らの内部で解除のための一定時間を計
時し、割込み禁止状態となつた時点から前記一定
時間経た場合、自ら割込み禁止状態を解くように
する。これにより、上位の制御部の負荷を軽減
し、上位の制御部で割込み禁止の解除を行う従来
方法よりも全体のオーバーヘツドを減少させるこ
とができる。
本発明の実施例を図面に基づいて説明する。第
１図は本発明の一実施例の全体の構成に対する説
明図、第２図は第１図におけるチヤネルの説明図
である。
１図は本発明の一実施例の全体の構成に対する説
明図、第２図は第１図におけるチヤネルの説明図
である。
第１図において、１１はＩ／Ｏデバイス、１２
と１３はＩ／Ｏデバイスとチヤネルの接続を制御
するコントロール・ユニツト、１４と１５は本発
明に係るチヤネル、１６と１７はCHP（Channel
processer：チヤネル処理装置）、１８はCPUの
制御のもとで各チヤネルと主記憶装置間の仲介を
行うマルチシステム仲介装置（MCU）、１９は主
記憶装置（MSU）、２０はＩ／Ｏデバイス１１を
管理するMSU１９上のサブチヤネル、２１は
CPU、２２と２３はデータが転送されるバスで
ある。
と１３はＩ／Ｏデバイスとチヤネルの接続を制御
するコントロール・ユニツト、１４と１５は本発
明に係るチヤネル、１６と１７はCHP（Channel
processer：チヤネル処理装置）、１８はCPUの
制御のもとで各チヤネルと主記憶装置間の仲介を
行うマルチシステム仲介装置（MCU）、１９は主
記憶装置（MSU）、２０はＩ／Ｏデバイス１１を
管理するMSU１９上のサブチヤネル、２１は
CPU、２２と２３はデータが転送されるバスで
ある。
次に、第１図の動作について説明する。いま、
例えばCPU２１がサブチヤネル２０を操作して
いる間にＩ／Ｏデバイス１１より何らかの割込み
が、コントロール・ユニツト１２及びチヤネル１
４を経てCHP１６に報告されたとする。CHP１
６は、MCU１８を経てMSU１９上のＩ／Ｏデバ
イス１１を管理するサブチヤネル２０をフエツチ
しようとするが、現在サブチヤネル２０はCPU
１９の占有下にあるため割込み情報の反映等が許
されないことが検知される。そこで、CHP１６
は、チヤネル１４に対しバス２２を経てコマンド
SSO（Suppress status order）を発行する。
例えばCPU２１がサブチヤネル２０を操作して
いる間にＩ／Ｏデバイス１１より何らかの割込み
が、コントロール・ユニツト１２及びチヤネル１
４を経てCHP１６に報告されたとする。CHP１
６は、MCU１８を経てMSU１９上のＩ／Ｏデバ
イス１１を管理するサブチヤネル２０をフエツチ
しようとするが、現在サブチヤネル２０はCPU
１９の占有下にあるため割込み情報の反映等が許
されないことが検知される。そこで、CHP１６
は、チヤネル１４に対しバス２２を経てコマンド
SSO（Suppress status order）を発行する。
チヤネル１４は、次に第２図によつて詳細に説
明するように、CHP１６からのSSOを受けると
バス２３によりコントロール・ユニツト１２にサ
プレス命令を転送して割込み禁止状態とする。そ
の後、(1)チヤネルが自らの内部で解除のこめの一
定時間を計時し、割込み禁止状態になつた時点か
ら前記一定時間経たことを検出した場合、(2)チヤ
ネルに上位の制御部であるCHP１６側からの起
動がかかつた場合のいずれかの場合に、チヤネル
１４は自ら割込み禁止状態を解く。(1)の場合は、
CHP１６により再びMSU１９上のサブチヤネル
２０のフエツチが行われる。CPU２１によるサ
ブチヤネル２０の占有時間は一般に短時間である
ため、通常再度のフエツチによりサブチヤネル２
０のフエツチを達成することができる。もし、再
度のフエツチ時にもサブチヤネル２０がCPU２
１により占有されている場合には、CHP１６か
らチヤネル１４に対しコマンドSSOが再度発行さ
れて前述の操作が繰返される。(2)の場合は、
CPU２１によるサブチヤネル２０の占有が解除
されているので、チヤネル１４は起動によつて新
たに与えられた指示を処理した後、下位装置であ
るＩ／Ｏデバイス１１からの割込みの受理を行
う。
明するように、CHP１６からのSSOを受けると
バス２３によりコントロール・ユニツト１２にサ
プレス命令を転送して割込み禁止状態とする。そ
の後、(1)チヤネルが自らの内部で解除のこめの一
定時間を計時し、割込み禁止状態になつた時点か
ら前記一定時間経たことを検出した場合、(2)チヤ
ネルに上位の制御部であるCHP１６側からの起
動がかかつた場合のいずれかの場合に、チヤネル
１４は自ら割込み禁止状態を解く。(1)の場合は、
CHP１６により再びMSU１９上のサブチヤネル
２０のフエツチが行われる。CPU２１によるサ
ブチヤネル２０の占有時間は一般に短時間である
ため、通常再度のフエツチによりサブチヤネル２
０のフエツチを達成することができる。もし、再
度のフエツチ時にもサブチヤネル２０がCPU２
１により占有されている場合には、CHP１６か
らチヤネル１４に対しコマンドSSOが再度発行さ
れて前述の操作が繰返される。(2)の場合は、
CPU２１によるサブチヤネル２０の占有が解除
されているので、チヤネル１４は起動によつて新
たに与えられた指示を処理した後、下位装置であ
るＩ／Ｏデバイス１１からの割込みの受理を行
う。
このようにすることにより、上位の制御部の負
荷を軽減できるとともに、上位の制御部で割込み
禁止の解除を行う従来方法に比し全体のオーバー
ヘツドを減少させることができる。
荷を軽減できるとともに、上位の制御部で割込み
禁止の解除を行う従来方法に比し全体のオーバー
ヘツドを減少させることができる。
第２図は、チヤネル１４の構成中本発明に関係
する部分をブロツク図で示したもので、チヤネル
１５もこれと同様である。第２図において、２４
はマイクロプログラムによつて制御されチヤネル
１４の動作を制御するプロセツサ、２５はサプレ
ス命令をラツチするRS型のフリツプ・フロツプ、
２６は割込み禁止状態になつた後の一定時間を計
時するｎビツトのカウンタ、２７はフリツプ・フ
ロツプ２５とカウンタ２６の内容を加算する加算
器、２８はOR回路、２９は制御線、３０〜３３
は信号線である。
する部分をブロツク図で示したもので、チヤネル
１５もこれと同様である。第２図において、２４
はマイクロプログラムによつて制御されチヤネル
１４の動作を制御するプロセツサ、２５はサプレ
ス命令をラツチするRS型のフリツプ・フロツプ、
２６は割込み禁止状態になつた後の一定時間を計
時するｎビツトのカウンタ、２７はフリツプ・フ
ロツプ２５とカウンタ２６の内容を加算する加算
器、２８はOR回路、２９は制御線、３０〜３３
は信号線である。
この構成において、MSU１９上のサブチヤネ
ル２０がCPU２１によつて占有されているため
割込みが受理できないときは、CHP１６からエ
ンコードされたコマンドSSOが、バス２２によつ
て、チヤネル１４のプロセツサ２４に伝えられ
る。プロセツサ１２は、コマンドがSSOであるこ
とを検知すると、サプレス命令を発生し、バス２
３に含まれる複数本の制御線中のサプレス・アウ
ト線を“１”にしてコントロール・ユニツト１２
に転送し、これにサプレスを指示し割込み禁止状
態とする。
ル２０がCPU２１によつて占有されているため
割込みが受理できないときは、CHP１６からエ
ンコードされたコマンドSSOが、バス２２によつ
て、チヤネル１４のプロセツサ２４に伝えられ
る。プロセツサ１２は、コマンドがSSOであるこ
とを検知すると、サプレス命令を発生し、バス２
３に含まれる複数本の制御線中のサプレス・アウ
ト線を“１”にしてコントロール・ユニツト１２
に転送し、これにサプレスを指示し割込み禁止状
態とする。
一方、プロセツサ２４は、バス２２から伝えら
れたコマンドがSSOであることを検知すると、制
御線２９を上げて“１”にする。制御線２９上の
信号は、フリツプ・フロツプ２５のセツト信号で
あり、かつ、カウンタ２６のリセツト信号となつ
ており、制御線２９が上つて“１”となると、フ
リツプ・フロツプ２５の出力を“１”に、カウン
タ２６の値をオール“０”にする。加算器２７
は、フリツプ・フロツプ２５とカウンタ２６の値
を加算し、信号線３１を通してカウンタ２６に加
え新たな値とする。フリツプ・フロツプ２５の出
力が“１”である間、この加算動作が動作クロツ
クに従つて繰返され、所定回数加算が行われると
加算器２７からはキヤリーＣが発生され、信号線
３２及び３３を“１”に上げる。このキヤリーＣ
は、CHP１６からコマンドSSOを受理してから
所定の一定時間が経過したことを示す信号であ
り、この信号が信号線３２を通してプロセツサ２
４に伝えられると、プロセツサ２４は前述のバス
２３中のサプレス・アウト線を“０”に落とし、
先に説明したように再び下位装置からの割込みを
受理する。キヤリーＣの信号は、また信号線３３
によりOR回路２８を経てフリツプ・フロツプ２
５に加えられ、これをリセツトして加算器２７に
するカウンタ２６のカウントアツプを停止させ
る。
れたコマンドがSSOであることを検知すると、制
御線２９を上げて“１”にする。制御線２９上の
信号は、フリツプ・フロツプ２５のセツト信号で
あり、かつ、カウンタ２６のリセツト信号となつ
ており、制御線２９が上つて“１”となると、フ
リツプ・フロツプ２５の出力を“１”に、カウン
タ２６の値をオール“０”にする。加算器２７
は、フリツプ・フロツプ２５とカウンタ２６の値
を加算し、信号線３１を通してカウンタ２６に加
え新たな値とする。フリツプ・フロツプ２５の出
力が“１”である間、この加算動作が動作クロツ
クに従つて繰返され、所定回数加算が行われると
加算器２７からはキヤリーＣが発生され、信号線
３２及び３３を“１”に上げる。このキヤリーＣ
は、CHP１６からコマンドSSOを受理してから
所定の一定時間が経過したことを示す信号であ
り、この信号が信号線３２を通してプロセツサ２
４に伝えられると、プロセツサ２４は前述のバス
２３中のサプレス・アウト線を“０”に落とし、
先に説明したように再び下位装置からの割込みを
受理する。キヤリーＣの信号は、また信号線３３
によりOR回路２８を経てフリツプ・フロツプ２
５に加えられ、これをリセツトして加算器２７に
するカウンタ２６のカウントアツプを停止させ
る。
OR回路２８の他の入力は信号線３０から入る
ものであり、これは、バス２２を経て新たな指示
がCHP１６よりプロセツサ２４に与えられると
“１”に上る。これにより、フリツプ・フロツプ
２５はリセツトされ、カウンタ２６のカウントア
ツプは停止される。さらに、プロセツサ２４は、
バス２３中のサプレス・アウト線を“０”に落と
し、新たに与えられた指示を処理した後、下位装
置からの割込みを受理する。
ものであり、これは、バス２２を経て新たな指示
がCHP１６よりプロセツサ２４に与えられると
“１”に上る。これにより、フリツプ・フロツプ
２５はリセツトされ、カウンタ２６のカウントア
ツプは停止される。さらに、プロセツサ２４は、
バス２３中のサプレス・アウト線を“０”に落と
し、新たに与えられた指示を処理した後、下位装
置からの割込みを受理する。
以上の説明は、コントロール・ユニツト、チヤ
ネル及びCHPとして、１２，１４及び１６のチ
ヤネル系列について行われたが、１３，１５及び
１７のチヤネル系列に関しても同様である。ま
た、これらのチヤネル系列は図示の２系列に限定
されるものではなく、本発明は、多数のチヤネル
系列からなるものに適用されるものである。
ネル及びCHPとして、１２，１４及び１６のチ
ヤネル系列について行われたが、１３，１５及び
１７のチヤネル系列に関しても同様である。ま
た、これらのチヤネル系列は図示の２系列に限定
されるものではなく、本発明は、多数のチヤネル
系列からなるものに適用されるものである。
以上説明したように、本発明によれば、割込み
禁止状態となつた後におけるその解除操作をチヤ
ネル側で行うようにしたので、チヤネル・プロセ
ツサCHP等の上位の制御部の負荷を軽減するこ
とができる。また、割込み禁止状態の解除を行う
場合の全体のオーバーヘツドを、従来の上位の制
御部で行つていたのに比べて低減させることがで
きる。
禁止状態となつた後におけるその解除操作をチヤ
ネル側で行うようにしたので、チヤネル・プロセ
ツサCHP等の上位の制御部の負荷を軽減するこ
とができる。また、割込み禁止状態の解除を行う
場合の全体のオーバーヘツドを、従来の上位の制
御部で行つていたのに比べて低減させることがで
きる。
第１図は本発明の一実施例の説明図、第２図は
第１図の各チヤネルの詳細な説明図てある。 １１……Ｉ／Ｏデバイス、１２，１３……コン
トロール・ユニツト、１４，１５……チヤネル、
１６，１７……チヤネル処理装置（CHP）、１８
……マルチシステム仲介装置（MCU）、１９……
主記憶装置（MSU）、２０……サブチヤネル、２
１……CPU、２２，２３……バス、２４……プ
ロセツサ、２５……RS型フリツプ・フロツプ、
２６……カウンタ、２７……加算器、２８……
OR回路、２９……制御線、３０〜３３……信号
線。
第１図の各チヤネルの詳細な説明図てある。 １１……Ｉ／Ｏデバイス、１２，１３……コン
トロール・ユニツト、１４，１５……チヤネル、
１６，１７……チヤネル処理装置（CHP）、１８
……マルチシステム仲介装置（MCU）、１９……
主記憶装置（MSU）、２０……サブチヤネル、２
１……CPU、２２，２３……バス、２４……プ
ロセツサ、２５……RS型フリツプ・フロツプ、
２６……カウンタ、２７……加算器、２８……
OR回路、２９……制御線、３０〜３３……信号
線。
Claims (1)
- 【特許請求の範囲】 １ チヤネル装置の下位装置から発生したあるデ
バイスに関する入出力割り込みが、前記チヤネル
装置の上位装置からの指示により、受理不可能と
判断され、前記チヤネル装置が前記下位装置から
の入出力割り込み禁止状態となつた時に、その後
にこの割り込み禁止状態を解除するチヤネル制御
方法において、 前記チヤネル装置は、自らの内部で解除の為の
一定時間を計時し、割り込み禁止状態になつた時
点から前記一定時間経たとき、自ら割り込み禁止
状態を解除し、前記下位装置からの入出力割り込
みを受け付けるようにしたことを特徴とするチヤ
ネル制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198352A JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198352A JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175947A JPS6175947A (ja) | 1986-04-18 |
| JPH0354374B2 true JPH0354374B2 (ja) | 1991-08-20 |
Family
ID=16389678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198352A Granted JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175947A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256154A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | チヤネル・パス制御方式 |
| JPS6326749A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 入出力制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223849A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | アドレスアクセス検出回路 |
-
1984
- 1984-09-21 JP JP59198352A patent/JPS6175947A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223849A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | アドレスアクセス検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175947A (ja) | 1986-04-18 |
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