JPH04227558A - ダイレクトメモリアクセス転送制御装置 - Google Patents
ダイレクトメモリアクセス転送制御装置Info
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- JPH04227558A JPH04227558A JP11362791A JP11362791A JPH04227558A JP H04227558 A JPH04227558 A JP H04227558A JP 11362791 A JP11362791 A JP 11362791A JP 11362791 A JP11362791 A JP 11362791A JP H04227558 A JPH04227558 A JP H04227558A
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- 238000001514 detection method Methods 0.000 claims description 40
- 230000004044 response Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 abstract description 11
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
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- 108010074506 Transfer Factor Proteins 0.000 description 3
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリと周辺装置との
間のデータ転送をダイレクト・メモリ・アクセス（以下
、ＤＭＡという）方式で行なうデータ転送制御装置に関
する。
間のデータ転送をダイレクト・メモリ・アクセス（以下
、ＤＭＡという）方式で行なうデータ転送制御装置に関
する。
【０００２】
【従来の技術】マイクロコンピュータを利用した情報処
理システムにおいて、周辺装置とメモリ間で大量のデー
タ転送を行ない、これらのデータを中央処理装置（以下
ＣＰＵという）で処理、加工してさらに別の周辺装置、
記憶装置（メモリ）へ転送する動作が頻繁に行なわれて
いる。この場合、周辺装置からＣＰＵに対して割り込み
を発生させ、割り込みルーチンによってデータ転送を行
なうと、ＣＰＵの割り込み処理のための時間、いわゆる
オーバヘッドが増大してしまい、システムのデータ処理
効率が低下してしまう。そこで、近年、周辺回路とメモ
リ間でＣＰＵを介することなしにデータ転送を行なうた
めのデータ転送制御装置としてＤＭＡコントローラが提
供されている。
理システムにおいて、周辺装置とメモリ間で大量のデー
タ転送を行ない、これらのデータを中央処理装置（以下
ＣＰＵという）で処理、加工してさらに別の周辺装置、
記憶装置（メモリ）へ転送する動作が頻繁に行なわれて
いる。この場合、周辺装置からＣＰＵに対して割り込み
を発生させ、割り込みルーチンによってデータ転送を行
なうと、ＣＰＵの割り込み処理のための時間、いわゆる
オーバヘッドが増大してしまい、システムのデータ処理
効率が低下してしまう。そこで、近年、周辺回路とメモ
リ間でＣＰＵを介することなしにデータ転送を行なうた
めのデータ転送制御装置としてＤＭＡコントローラが提
供されている。
【０００３】このＤＭＡコントローラを用いてＤＡＭ転
送を行なう場合、予めＣＰＵがＤＭＡコントローラに各
種制御情報を設定する。周辺回路（例えば通信制御回路
、表示制御回路、プリンタ装置など）からＤＭＡ要求が
ＤＭＡコントローラに対して行なわれると、ＤＭＡコン
トローラはＣＰＵに対してバス制御権の空け渡しを要求
する。この要求をＣＰＵが検知すると、ＣＰＵはこのＤ
ＭＡ要求より優先度の高い割込み要求がない場合に現在
実行中のプロクラム処理を中断し、アドレスバス、デー
タバスのバス制御権をＤＭＡコントローラに渡す。そし
て、ＤＭＡコントローラは空いたバスを利用して予め設
定された各種情報に応じて、周辺回路とメモリ間のデー
タ転送をＣＰＵを介することなしに行なう。
送を行なう場合、予めＣＰＵがＤＭＡコントローラに各
種制御情報を設定する。周辺回路（例えば通信制御回路
、表示制御回路、プリンタ装置など）からＤＭＡ要求が
ＤＭＡコントローラに対して行なわれると、ＤＭＡコン
トローラはＣＰＵに対してバス制御権の空け渡しを要求
する。この要求をＣＰＵが検知すると、ＣＰＵはこのＤ
ＭＡ要求より優先度の高い割込み要求がない場合に現在
実行中のプロクラム処理を中断し、アドレスバス、デー
タバスのバス制御権をＤＭＡコントローラに渡す。そし
て、ＤＭＡコントローラは空いたバスを利用して予め設
定された各種情報に応じて、周辺回路とメモリ間のデー
タ転送をＣＰＵを介することなしに行なう。
【０００４】データ転送の形態として、１回のＤＭＡ要
求により予め指定された領域のデータを連続して転送す
るのが一般的である。この指定領域のデータの転送がす
べて終了すると、ＤＭＡコントローラは周辺回路および
ＣＰＵに対してＤＭＡ完了を通知する。この通知により
周辺回路はＤＭＡ転送を禁止状態にするなどの処理を行
ない、ＣＰＵはメモリ内のデータ処理を行なった後、再
びＤＭＡ転送のための各種制御情報をＤＭＡコントロー
ラに再設定する。
求により予め指定された領域のデータを連続して転送す
るのが一般的である。この指定領域のデータの転送がす
べて終了すると、ＤＭＡコントローラは周辺回路および
ＣＰＵに対してＤＭＡ完了を通知する。この通知により
周辺回路はＤＭＡ転送を禁止状態にするなどの処理を行
ない、ＣＰＵはメモリ内のデータ処理を行なった後、再
びＤＭＡ転送のための各種制御情報をＤＭＡコントロー
ラに再設定する。
【０００５】
【発明が解決しようとする課題】近年の情報処理システ
ムでは、周辺装置の１つであるプリンタ装置の印字ヘッ
ド部に対してメモリ内の指定領域に格納された印字デー
タを転送する場合のように、１回のＤＭＡ要求により転
送するデータの量が少なく（例えば数バイト）、しかも
その転送が頻繁に行なわれる場合がある。このような場
合、転送終了状態が頻繁に発生し、その都度ＣＰＵはＤ
ＭＡ開始アドレス、転送データ数の再設定の処理などを
行なわなければならず、ＣＰＵの処理負担が大きくなっ
てしまう。また、ＣＰＵの処理が終了するまで次のＤＭ
Ａ要求を受け付けられないことによるＤＭＡ転送効率の
悪化を招いてしまう問題点があった。
ムでは、周辺装置の１つであるプリンタ装置の印字ヘッ
ド部に対してメモリ内の指定領域に格納された印字デー
タを転送する場合のように、１回のＤＭＡ要求により転
送するデータの量が少なく（例えば数バイト）、しかも
その転送が頻繁に行なわれる場合がある。このような場
合、転送終了状態が頻繁に発生し、その都度ＣＰＵはＤ
ＭＡ開始アドレス、転送データ数の再設定の処理などを
行なわなければならず、ＣＰＵの処理負担が大きくなっ
てしまう。また、ＣＰＵの処理が終了するまで次のＤＭ
Ａ要求を受け付けられないことによるＤＭＡ転送効率の
悪化を招いてしまう問題点があった。
【０００６】したがって本発明の目的は、ＣＰＵの処理
負担を低減し、ＤＭＡ転送の効率を向上することができ
るＤＭＡ転送制御装置を提供することにある。
負担を低減し、ＤＭＡ転送の効率を向上することができ
るＤＭＡ転送制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明のダイレクトメモ
リアクセス転送制御装置は、周辺装置からダイレクトメ
モリアクセス転送要求が伝えられたことを検知しＣＰＵ
に対してバス制御権の空け渡し要求を伝える手段と、Ｃ
ＰＵからバス制御許可信号を受けるとＤＭＡ実行許可信
号を発生する手段と、ＣＰＵからのメモリのダイレクト
メモリアクセス転送領域として割合てられた領域のうち
の所定アドレスに関連するアドレスを格納する第１のレ
ジスタと、転送すべきデータ数に関連する情報を格納す
る第２のレジスタと、１回の転送要求に対して何回デー
タ転送を行なうかの情報を格納する第３のレジスタと、
ＤＭＡ実行許可信号を受けて第１および第２のレジスタ
を使ってメモリと周辺装置との間のデータ転送を実行す
る実行手段と、第３のレジスタに格納された情報に基づ
いた回数だけ実行手段がデータ転送したことを検知しＣ
ＰＵに対するバス制御権の空け渡し要求を取り下げる手
段とを有する。
リアクセス転送制御装置は、周辺装置からダイレクトメ
モリアクセス転送要求が伝えられたことを検知しＣＰＵ
に対してバス制御権の空け渡し要求を伝える手段と、Ｃ
ＰＵからバス制御許可信号を受けるとＤＭＡ実行許可信
号を発生する手段と、ＣＰＵからのメモリのダイレクト
メモリアクセス転送領域として割合てられた領域のうち
の所定アドレスに関連するアドレスを格納する第１のレ
ジスタと、転送すべきデータ数に関連する情報を格納す
る第２のレジスタと、１回の転送要求に対して何回デー
タ転送を行なうかの情報を格納する第３のレジスタと、
ＤＭＡ実行許可信号を受けて第１および第２のレジスタ
を使ってメモリと周辺装置との間のデータ転送を実行す
る実行手段と、第３のレジスタに格納された情報に基づ
いた回数だけ実行手段がデータ転送したことを検知しＣ
ＰＵに対するバス制御権の空け渡し要求を取り下げる手
段とを有する。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の一実施例によるＤＭＡ転送制御装
置（以下ＤＭＡＣという）１０を内蔵する情報処理シス
テムの構成を示すブロック図である。この情報処理シス
テムはＣＰＵ１１と、周辺装置の１つとしてプリンタ１
２と、他の周辺装置１４と、メモリ装置１３と、メモリ
装置１３と周辺装置１３および１４との間のデータ転送
処理をＣＰＵ１１の処理動作とは排他的に実行制御する
ＤＭＡＣ１０と、これらの装置１０から１４がそれぞれ
接続されたデータバス１５およびアドレスバス１６とを
有している。
する。図１は本発明の一実施例によるＤＭＡ転送制御装
置（以下ＤＭＡＣという）１０を内蔵する情報処理シス
テムの構成を示すブロック図である。この情報処理シス
テムはＣＰＵ１１と、周辺装置の１つとしてプリンタ１
２と、他の周辺装置１４と、メモリ装置１３と、メモリ
装置１３と周辺装置１３および１４との間のデータ転送
処理をＣＰＵ１１の処理動作とは排他的に実行制御する
ＤＭＡＣ１０と、これらの装置１０から１４がそれぞれ
接続されたデータバス１５およびアドレスバス１６とを
有している。
【０００９】このような構成の情報処理システムは、周
辺回路１４で受信した外部装置（図示せず）からのデー
タをＤＭＡＣ１０を用いてＤＭＡ転送によりメモリ装置
１３に転送し、このデータをプログラム処理した後、更
にＤＭＡ転送により周辺装置１２（本実施例の場合、プ
リンタ）にデータを送るといった制御動作を行なう。
辺回路１４で受信した外部装置（図示せず）からのデー
タをＤＭＡＣ１０を用いてＤＭＡ転送によりメモリ装置
１３に転送し、このデータをプログラム処理した後、更
にＤＭＡ転送により周辺装置１２（本実施例の場合、プ
リンタ）にデータを送るといった制御動作を行なう。
【００１０】周辺装置１２は送られてきたデータ（ここ
では印字データ）を基に、印字ヘッド部によりプリント
処理を行なう。
では印字データ）を基に、印字ヘッド部によりプリント
処理を行なう。
【００１１】ＣＰＵ１１は、内部にプログラムカウンタ
、プログラムステータスワード、各種制御レジスタ等を
含み、各種命令の実行制御を行ない、さらにＤＭＡＣ１
０との間でデータ入出力バス１５、アドレスバス１６に
ついての制御権の授受を含む動作制御を行なう。
、プログラムステータスワード、各種制御レジスタ等を
含み、各種命令の実行制御を行ない、さらにＤＭＡＣ１
０との間でデータ入出力バス１５、アドレスバス１６に
ついての制御権の授受を含む動作制御を行なう。
【００１２】メモリ装置１３は、ＣＰＵ１１用のプログ
ラムメモリとプログラムメモリに格納されたプログラム
の実効の際につかわれるデータメモリを含み、ＣＰＵ１
１とＤＭＡＣ１０の制御により情報処理システムの各種
データを記憶する。メモリ装置１３のデータメモリはＤ
ＭＡ転送のために割り合てられた領域を有している。
ラムメモリとプログラムメモリに格納されたプログラム
の実効の際につかわれるデータメモリを含み、ＣＰＵ１
１とＤＭＡＣ１０の制御により情報処理システムの各種
データを記憶する。メモリ装置１３のデータメモリはＤ
ＭＡ転送のために割り合てられた領域を有している。
【００１３】ＤＭＡＣ１０は周辺装置１２からＤＭＡ要
求信号１００を受けると、ＣＰＵ１１に対してバス制御
要求信号１３０を伝え、ＣＰＵ１１からバス制御許可信
号１４０を受けると、周辺装置１２に対してＤＭＡ応答
信号１１０を伝え、ＤＭＡ転送の制御を行なう。
求信号１００を受けると、ＣＰＵ１１に対してバス制御
要求信号１３０を伝え、ＣＰＵ１１からバス制御許可信
号１４０を受けると、周辺装置１２に対してＤＭＡ応答
信号１１０を伝え、ＤＭＡ転送の制御を行なう。
【００１４】次に本実施例の動作について説明する。Ｃ
ＰＵ１１はＤＭＡ転送処理に先だってＤＭＡＣ１０に対
する初期設定（ＤＭＡ転送の先頭アドレス、１回のＤＭ
Ａ要求に対する転送回数、転送データ数などの設定）を
プログラムにもとずき実行する。ＣＰＵ１１はその後プ
ログラムにもとづき別の処理を続行する。周辺装置１２
からＤＭＡ要求信号１００を受けると、ＤＭＡＣ１０は
ＣＰＵ１１に対してバス制御要求信号１３０を伝える。 ＣＰＵ１１は他の周辺回路などからの割込み要求を調停
し、ＤＭＡＣのバス制御要求より優先順位の高い割込み
要求がない場合に、ＤＭＡＣ１０に対してバス制御許可
信号１４０を伝える。
ＰＵ１１はＤＭＡ転送処理に先だってＤＭＡＣ１０に対
する初期設定（ＤＭＡ転送の先頭アドレス、１回のＤＭ
Ａ要求に対する転送回数、転送データ数などの設定）を
プログラムにもとずき実行する。ＣＰＵ１１はその後プ
ログラムにもとづき別の処理を続行する。周辺装置１２
からＤＭＡ要求信号１００を受けると、ＤＭＡＣ１０は
ＣＰＵ１１に対してバス制御要求信号１３０を伝える。 ＣＰＵ１１は他の周辺回路などからの割込み要求を調停
し、ＤＭＡＣのバス制御要求より優先順位の高い割込み
要求がない場合に、ＤＭＡＣ１０に対してバス制御許可
信号１４０を伝える。
【００１５】ＤＭＡＣ１０はバス制御許可信号１４０を
受けると、予じめ設定されたＤＭＡ転送の先頭アドレス
に基づきメモリ装置１３のメモリ領域の先頭アドレスに
格納されている１ワードのデータを周辺装置１２に転送
する。この時にＤＭＡアドレスがインクリメント（又は
デクリメント）される。ＤＭＡＣ１０は更新されたＤＭ
Ａアドレスにもとずきメモリ１３の次アドレスに格納さ
れている次の１ワードのデータを周辺装置１２に転送す
る。このようにして同じ動作のＤＭＡ転送を予じめ設定
された転送回数だけ繰り返す。
受けると、予じめ設定されたＤＭＡ転送の先頭アドレス
に基づきメモリ装置１３のメモリ領域の先頭アドレスに
格納されている１ワードのデータを周辺装置１２に転送
する。この時にＤＭＡアドレスがインクリメント（又は
デクリメント）される。ＤＭＡＣ１０は更新されたＤＭ
Ａアドレスにもとずきメモリ１３の次アドレスに格納さ
れている次の１ワードのデータを周辺装置１２に転送す
る。このようにして同じ動作のＤＭＡ転送を予じめ設定
された転送回数だけ繰り返す。
【００１６】設定された転送回数だけＤＭＡ転送が行な
われると、ＤＭＡＣ１０はバス制御要求信号１３０を取
下げ、ＣＰＵ１１に対してデータ入出力バス１５、アド
レスバス１６についての制御権を渡し、ＣＰＵ１１はＤ
ＭＡ転送を行なう前の処理を再開する。尚、この時に更
新されたＤＭＡアドレスはそのままＤＭＡＣ１０に保持
されている。
われると、ＤＭＡＣ１０はバス制御要求信号１３０を取
下げ、ＣＰＵ１１に対してデータ入出力バス１５、アド
レスバス１６についての制御権を渡し、ＣＰＵ１１はＤ
ＭＡ転送を行なう前の処理を再開する。尚、この時に更
新されたＤＭＡアドレスはそのままＤＭＡＣ１０に保持
されている。
【００１７】再び周辺回路１２からＤＭＡ要求信号１０
０を受けると、ＤＭＡＣ１０はバス制御要求信号１３０
の発送とバス制御許可信号１４０の受信を行ない、自身
に保持されているＤＭＡアドレスに基づいて、設定され
た転送回数だけＤＭＡ転送を繰り返し、転送が終了する
とバス制御要求信号１３０を取下げる。この動作を繰り
返し、転送されたデータが予め設定されている転送デー
タ数に達すると、ＤＭＡＣ１０はＤＭＡ終了信号１２０
を発生し、ＣＰＵ１１、周辺装置１２に対して一連のデ
ータ転送が終了したことを知らせる。
０を受けると、ＤＭＡＣ１０はバス制御要求信号１３０
の発送とバス制御許可信号１４０の受信を行ない、自身
に保持されているＤＭＡアドレスに基づいて、設定され
た転送回数だけＤＭＡ転送を繰り返し、転送が終了する
とバス制御要求信号１３０を取下げる。この動作を繰り
返し、転送されたデータが予め設定されている転送デー
タ数に達すると、ＤＭＡＣ１０はＤＭＡ終了信号１２０
を発生し、ＣＰＵ１１、周辺装置１２に対して一連のデ
ータ転送が終了したことを知らせる。
【００１８】ＣＰＵ１１はＤＭＡ終了信号１２０を受け
ると、ＤＭＡＣ１０に対する初期設定処理をプログラム
にもとずき実行し、その後別の処理を続行する。
ると、ＤＭＡＣ１０に対する初期設定処理をプログラム
にもとずき実行し、その後別の処理を続行する。
【００１９】このような構成とすることにより、プリン
タに対するＤＭＡ転送のように、１度のＤＭＡ要求で印
字データを所定回数だけ（所定ワード数、例えば４ワー
ド）メモリ装置からＤＭＡ転送した後、バスの制御権を
ＣＰＵに渡し、プリンタから次のＤＭＡ要求がくると、
前のＤＭＡ転送を行なったデータが存在したメモリ領域
とアドレスが連続したデータを同じく所定回数だけＤＭ
Ａ転送する場合に、ＣＰＵの処理負担を低減することが
可能となる。即ち、１回のＤＭＡ要求に対する所定回数
のＤＭＡ転送が終了した後に、ＣＰＵ１１はＤＭＡＣ１
０に対して初期設定処理を実行をすることはなく、次に
ＤＭＡ要求がくると再び所定回数だけＤＭＡ転送をする
ことができる。このＤＭＡ転送はデータ転送元のメモリ
装置のメモリ領域のアドレスが連続している限り、ＣＰ
Ｕは初期設定処理を行なわずに周辺回路からのＤＭＡ要
求に応じてデータ転送を行なうことが可能となり、ＣＰ
Ｕの処理負担が大幅に低減できる。
タに対するＤＭＡ転送のように、１度のＤＭＡ要求で印
字データを所定回数だけ（所定ワード数、例えば４ワー
ド）メモリ装置からＤＭＡ転送した後、バスの制御権を
ＣＰＵに渡し、プリンタから次のＤＭＡ要求がくると、
前のＤＭＡ転送を行なったデータが存在したメモリ領域
とアドレスが連続したデータを同じく所定回数だけＤＭ
Ａ転送する場合に、ＣＰＵの処理負担を低減することが
可能となる。即ち、１回のＤＭＡ要求に対する所定回数
のＤＭＡ転送が終了した後に、ＣＰＵ１１はＤＭＡＣ１
０に対して初期設定処理を実行をすることはなく、次に
ＤＭＡ要求がくると再び所定回数だけＤＭＡ転送をする
ことができる。このＤＭＡ転送はデータ転送元のメモリ
装置のメモリ領域のアドレスが連続している限り、ＣＰ
Ｕは初期設定処理を行なわずに周辺回路からのＤＭＡ要
求に応じてデータ転送を行なうことが可能となり、ＣＰ
Ｕの処理負担が大幅に低減できる。
【００２０】次に図２から図４を参照して図１に示すＤ
ＭＡＣ１０を更に詳細に説明する。ＤＭＡＣ１０は図２
に示すように、周辺装置１２（図１）からＤＭＡ要求要
求信号１００が入力されると要求フラグ信号２０１を発
生し、後に述べる一致検出信号２０４を受けると要求信
号フラグ信号２０１を取り下げるＤＭＡ要求制御回路２
００と、要求フラグ信号２０１を受けるとＣＰＵ１１（
図１）に対してバス制御要求信号１３０を発生し、ＣＰ
Ｕ１１からバス制御許可信号１４０を受けるとＤＭＡ実
行許可信号２０２を発生するＤＭＡアクセス裁定回路２
１０と、ＤＭＡ転送を行なう際のメモリ装置１３（図１
）の転送元メモリ領域の先頭アドレス情報を格納するア
ドレスレジスタ２３１とレジスタ２３１に格納されてい
るアドレスをインクリメントまたはデクリメントするア
ドレス加減算回路２３２とを含むＤＭＡアドレス生成回
路２３０と、メモリ装置１３内の連続したアドレス領域
に格納されたデータであって、一連のＤＭＡ転送で周辺
回路１２に転送される総データ数（転送データ数）の情
報が格納され、１回のＤＭＡ転送に応じてその格納され
ているデータを減算し、全てのデータを転送するとＤＭ
Ａ終了検出信号２０３を発生するターミナルカウント制
御回路２４０と、１回のＤＭＡ要求信号１００の発生に
対応して何回のＤＭＡ転送を行なうかを示すＤＭＡ転送
回数を格納し、ＤＭＡ転送回数がその値に達すると一致
検出信号２０４を発生するＤＭＡカウント制御回路２５
０と、ＤＭＡ転送に先立って、ＣＰＵ１１によりＤＭＡ
転送時にＤＭＡカウント制御回路２５０を活性化するか
又は不活性化して通常のＤＭＡ転送とするかの情報を格
納しＤＭＡカウント制御回路２５０に対して活性制御信
号２０５を発生するＤＭＡ制御レジスタ２６０と、ＤＭ
Ａ転送時にＤＭＡ実行許可信号２０２を受けると周辺回
路に対してＤＭＡ転送の実行サイクルであることを示す
ＤＭＡ応答信号１１０を発生し、ＤＭＡ終了検出信号２
０３を受けるとＤＭＡ終了信号１２０を発生するＤＭＡ
応答制御回路２２０とを有する。
ＭＡＣ１０を更に詳細に説明する。ＤＭＡＣ１０は図２
に示すように、周辺装置１２（図１）からＤＭＡ要求要
求信号１００が入力されると要求フラグ信号２０１を発
生し、後に述べる一致検出信号２０４を受けると要求信
号フラグ信号２０１を取り下げるＤＭＡ要求制御回路２
００と、要求フラグ信号２０１を受けるとＣＰＵ１１（
図１）に対してバス制御要求信号１３０を発生し、ＣＰ
Ｕ１１からバス制御許可信号１４０を受けるとＤＭＡ実
行許可信号２０２を発生するＤＭＡアクセス裁定回路２
１０と、ＤＭＡ転送を行なう際のメモリ装置１３（図１
）の転送元メモリ領域の先頭アドレス情報を格納するア
ドレスレジスタ２３１とレジスタ２３１に格納されてい
るアドレスをインクリメントまたはデクリメントするア
ドレス加減算回路２３２とを含むＤＭＡアドレス生成回
路２３０と、メモリ装置１３内の連続したアドレス領域
に格納されたデータであって、一連のＤＭＡ転送で周辺
回路１２に転送される総データ数（転送データ数）の情
報が格納され、１回のＤＭＡ転送に応じてその格納され
ているデータを減算し、全てのデータを転送するとＤＭ
Ａ終了検出信号２０３を発生するターミナルカウント制
御回路２４０と、１回のＤＭＡ要求信号１００の発生に
対応して何回のＤＭＡ転送を行なうかを示すＤＭＡ転送
回数を格納し、ＤＭＡ転送回数がその値に達すると一致
検出信号２０４を発生するＤＭＡカウント制御回路２５
０と、ＤＭＡ転送に先立って、ＣＰＵ１１によりＤＭＡ
転送時にＤＭＡカウント制御回路２５０を活性化するか
又は不活性化して通常のＤＭＡ転送とするかの情報を格
納しＤＭＡカウント制御回路２５０に対して活性制御信
号２０５を発生するＤＭＡ制御レジスタ２６０と、ＤＭ
Ａ転送時にＤＭＡ実行許可信号２０２を受けると周辺回
路に対してＤＭＡ転送の実行サイクルであることを示す
ＤＭＡ応答信号１１０を発生し、ＤＭＡ終了検出信号２
０３を受けるとＤＭＡ終了信号１２０を発生するＤＭＡ
応答制御回路２２０とを有する。
【００２１】これらＤＭＡアクセス裁定回路２１０、Ｄ
ＭＡアドレス生成回路２３０、ターミナルカウント制御
回路２４０、ＤＭＡカウント制御回路２５０はＣＰＵ１
１から供給されるバスサイクル基準信号１５０に同期し
て動作している。
ＭＡアドレス生成回路２３０、ターミナルカウント制御
回路２４０、ＤＭＡカウント制御回路２５０はＣＰＵ１
１から供給されるバスサイクル基準信号１５０に同期し
て動作している。
【００２２】次に図３、図４を参照して図２に示すター
ミナルカウント制御回路２４０およびＤＭＡカウント制
御回路２５０の一具体例を示す。図３に示すように、タ
ーミナルカウント制御回路２４０は、転送データ数を格
納するターミナルカウントレジスタ３１０と、１回のＤ
ＭＡ転送ごとにターミナルカウントレジスタ３１０の内
容を読み出し、それを減算してレジスタ３１０に書戻す
とともに、後に述べるゼロ検出回路３３０に加える減算
回路３２０と、減算回路３２０で減算した結果が０にな
ったことを検出しゼロ検出信号３０１を発生するゼロ検
出回路３３０と、バスサイクル基準信号１５０とＤＭＡ
実行許可信号２０２を入力とし、減算指示信号３０２を
減算回路３２０に出力するＡＮＤゲート回路３０と、ゼ
ロ検出信号３０１とＤＭＡアクセス裁定回路２１０から
供給されるＤＭＡ実行許可信号２０２とを入力とし、Ｄ
ＭＡ終了検出信号２０３を出力するＡＮＤゲート回路３
１とを有する。
ミナルカウント制御回路２４０およびＤＭＡカウント制
御回路２５０の一具体例を示す。図３に示すように、タ
ーミナルカウント制御回路２４０は、転送データ数を格
納するターミナルカウントレジスタ３１０と、１回のＤ
ＭＡ転送ごとにターミナルカウントレジスタ３１０の内
容を読み出し、それを減算してレジスタ３１０に書戻す
とともに、後に述べるゼロ検出回路３３０に加える減算
回路３２０と、減算回路３２０で減算した結果が０にな
ったことを検出しゼロ検出信号３０１を発生するゼロ検
出回路３３０と、バスサイクル基準信号１５０とＤＭＡ
実行許可信号２０２を入力とし、減算指示信号３０２を
減算回路３２０に出力するＡＮＤゲート回路３０と、ゼ
ロ検出信号３０１とＤＭＡアクセス裁定回路２１０から
供給されるＤＭＡ実行許可信号２０２とを入力とし、Ｄ
ＭＡ終了検出信号２０３を出力するＡＮＤゲート回路３
１とを有する。
【００２３】図４に示すように、ＤＭＡカウント制御回
路２５０は、１回のＤＭＡ転送要求により実行するＤＭ
Ａの転送回数を格納する転送回数レジスタ４１０と、１
回のＤＭＡ転送が行なわれるごとにインクリメントされ
るカウンタ４３０と、転送回数レジスタ４１０の内容と
カウンタ４３０の内容を比較し一致した場合に一致信号
４０１を発生する比較回路４２０と、バスサイクル基準
信号１５０とＤＭＡ許可信号２０２を入力とし、カウン
ト信号４０２をカウンタ４３０に出力するＡＮＤゲート
回路４１と、ＤＭＡ許可信号２０２とＤＭＡ制御レジス
タ２６０（図２）から供給される活性制御信号２０５と
一致信号４０１を入力とし、一致検出信号２０４を出力
するＡＮＤゲート回路４２とを有する。
路２５０は、１回のＤＭＡ転送要求により実行するＤＭ
Ａの転送回数を格納する転送回数レジスタ４１０と、１
回のＤＭＡ転送が行なわれるごとにインクリメントされ
るカウンタ４３０と、転送回数レジスタ４１０の内容と
カウンタ４３０の内容を比較し一致した場合に一致信号
４０１を発生する比較回路４２０と、バスサイクル基準
信号１５０とＤＭＡ許可信号２０２を入力とし、カウン
ト信号４０２をカウンタ４３０に出力するＡＮＤゲート
回路４１と、ＤＭＡ許可信号２０２とＤＭＡ制御レジス
タ２６０（図２）から供給される活性制御信号２０５と
一致信号４０１を入力とし、一致検出信号２０４を出力
するＡＮＤゲート回路４２とを有する。
【００２４】次に図５、図６をも参照して本実施例の動
作について更に詳細に説明する。本実施例では、周辺装
置１２（プリンタ装置）からの１回のＤＭＡ要求にもと
ずき、メモリ装置１３に図６に示すＤＭＡ転送領域Ａ１
に格納されている４ワードの印字データを所定回数（こ
の場合４回）のＤＭＡ転送により周辺装置１２に転送す
る動作を繰り返し、アドレスが連続しているメモリ装置
１３のＤＭＡ転送領域Ｂ１の全印字データを１回の初期
設定でＤＭＡ転送する。
作について更に詳細に説明する。本実施例では、周辺装
置１２（プリンタ装置）からの１回のＤＭＡ要求にもと
ずき、メモリ装置１３に図６に示すＤＭＡ転送領域Ａ１
に格納されている４ワードの印字データを所定回数（こ
の場合４回）のＤＭＡ転送により周辺装置１２に転送す
る動作を繰り返し、アドレスが連続しているメモリ装置
１３のＤＭＡ転送領域Ｂ１の全印字データを１回の初期
設定でＤＭＡ転送する。
【００２５】まず、ＣＰＵ１１（図１）はＤＭＡ転送処
理に先だってＤＭＡＣ１０の初期設定処理をプログラム
にもとずき実行する。ＤＭＡ制御レジスタ２６０に対し
てはＤＭＡ転送の動作形態情報、すなわち１回のＤＭＡ
転送で何ビットのデータ転送を行なうのか、ＤＭＡ転送
動作においてＤＭＡカウント制御回路２５０を活性化さ
せるのかどうかの情報を設定する。本実施例の場合、転
送ビット数は１６ビットすなわち１ワードとし、ＤＭＡ
カウント制御回路２５０を活性化させて動作させる情報
が設定され、活性制御信号２０５が活性状態（ハイレベ
ル）となる。
理に先だってＤＭＡＣ１０の初期設定処理をプログラム
にもとずき実行する。ＤＭＡ制御レジスタ２６０に対し
てはＤＭＡ転送の動作形態情報、すなわち１回のＤＭＡ
転送で何ビットのデータ転送を行なうのか、ＤＭＡ転送
動作においてＤＭＡカウント制御回路２５０を活性化さ
せるのかどうかの情報を設定する。本実施例の場合、転
送ビット数は１６ビットすなわち１ワードとし、ＤＭＡ
カウント制御回路２５０を活性化させて動作させる情報
が設定され、活性制御信号２０５が活性状態（ハイレベ
ル）となる。
【００２６】アドレスレジスタ２３１（図２）に対して
は転送元となるメモリ装置１３の先頭アドレスＴＡ（図
６）を設定する。
は転送元となるメモリ装置１３の先頭アドレスＴＡ（図
６）を設定する。
【００２７】ターミナルカウント制御回路２４０に対し
ては、ターミナルカウントレジスタ３１０（図３）にメ
モリ装置１３内のＤＭＡ転送領域Ｂ１（図６）に格納さ
れたデータ、すなわち一連のＤＭＡ転送で周辺回路１２
に転送される総データ数（転送データ数）の情報がＣＰ
Ｕ１１によって設定される。本実施例の場合、ＤＭＡ転
送領域Ｂ１を全て転送するのに必要なＤＭＡ転送回数が
設定される。
ては、ターミナルカウントレジスタ３１０（図３）にメ
モリ装置１３内のＤＭＡ転送領域Ｂ１（図６）に格納さ
れたデータ、すなわち一連のＤＭＡ転送で周辺回路１２
に転送される総データ数（転送データ数）の情報がＣＰ
Ｕ１１によって設定される。本実施例の場合、ＤＭＡ転
送領域Ｂ１を全て転送するのに必要なＤＭＡ転送回数が
設定される。
【００２８】ＤＭＡカウント制御回路２５０に対しては
、ＣＰＵ１１は転送回数レジスタ４１０（図４）に１回
のＤＭＡ要求に対して何回ＤＭＡ転送を行なうかの情報
（転送回数）を設定する。本実施例の場合は１回のＤＭ
Ａ要求に対して４回のＤＭＡ転送を行なうため、転送回
数レジスタ４１０には“３”を設定する。カウンタ４３
０は“０”に初期化しておく。
、ＣＰＵ１１は転送回数レジスタ４１０（図４）に１回
のＤＭＡ要求に対して何回ＤＭＡ転送を行なうかの情報
（転送回数）を設定する。本実施例の場合は１回のＤＭ
Ａ要求に対して４回のＤＭＡ転送を行なうため、転送回
数レジスタ４１０には“３”を設定する。カウンタ４３
０は“０”に初期化しておく。
【００２９】ＣＰＵ１１はこれら初期設定処理を終了す
ると、プログラムにもとずき別の処理を続行するが、Ｄ
ＭＡＣ１０からのバス制御要求信号１３０の発生を専用
のハードウェア手段により常にチェックしている。
ると、プログラムにもとずき別の処理を続行するが、Ｄ
ＭＡＣ１０からのバス制御要求信号１３０の発生を専用
のハードウェア手段により常にチェックしている。
【００３０】一方、周辺装置１２は、ＤＭＡ転送要因（
例えばプリント動作開始など）が発生すると、ＤＭＡＣ
１０へＤＭＡ要求信号１００を伝える。これによってＤ
ＭＡＣ１０は以下に説明するＤＭＡ転送動作を開始する
。
例えばプリント動作開始など）が発生すると、ＤＭＡＣ
１０へＤＭＡ要求信号１００を伝える。これによってＤ
ＭＡＣ１０は以下に説明するＤＭＡ転送動作を開始する
。
【００３１】周辺装置１２からＤＭＡＣ１０にＤＭＡ要
求信号１００が伝えられると、ＤＭＡ要求制御回路２０
０は要求フラグ２０１をアクティブにする（図５バスサ
イクル（Ａ）参照）。これを受けてＤＭＡアクセス裁定
回路２１０はＣＰＵ１１に対してバス制御要求信号１３
０を伝える。
求信号１００が伝えられると、ＤＭＡ要求制御回路２０
０は要求フラグ２０１をアクティブにする（図５バスサ
イクル（Ａ）参照）。これを受けてＤＭＡアクセス裁定
回路２１０はＣＰＵ１１に対してバス制御要求信号１３
０を伝える。
【００３２】ＣＰＵ１１はバス制御要求信号１３０を受
けると実行中のプログラム処理を中断して、ＰＣ（プロ
グラムカウンタ）、ＰＳＷ（プログラムステータスワー
ド）、各種レジスタ類の内容をプログラム中断状態のま
ま保持しつつ、バス出力信号をハイインピーダンスとし
て、バス制御許可信号１４０をアクティブレベルとする
。
けると実行中のプログラム処理を中断して、ＰＣ（プロ
グラムカウンタ）、ＰＳＷ（プログラムステータスワー
ド）、各種レジスタ類の内容をプログラム中断状態のま
ま保持しつつ、バス出力信号をハイインピーダンスとし
て、バス制御許可信号１４０をアクティブレベルとする
。
【００３３】ＤＭＡアクセス裁定回路２１０はバス制御
許可信号１４０を受けると、ＤＭＡ実行許可信号２０２
をアクティブレベルとし（図５バスサイクル（Ｂ）参照
）、ＤＭＡ実行サイクルを起動する。
許可信号１４０を受けると、ＤＭＡ実行許可信号２０２
をアクティブレベルとし（図５バスサイクル（Ｂ）参照
）、ＤＭＡ実行サイクルを起動する。
【００３４】ＤＭＡ実行サイクルでは、バスサイクル基
準信号１５０に応じてアドレスレジスタ２３１（図２）
の内容を読出し（始めは先頭アドレスＴＡ）、このアド
レスに対応したメモリ装置１３のデータをデータ入出力
バス１５を介して周辺装置１２に転送する。
準信号１５０に応じてアドレスレジスタ２３１（図２）
の内容を読出し（始めは先頭アドレスＴＡ）、このアド
レスに対応したメモリ装置１３のデータをデータ入出力
バス１５を介して周辺装置１２に転送する。
【００３５】１回のＤＭＡ転送ごと、すなわち１回のバ
スサイクルごとにアドレスレジスタ２３１の内容が読み
出され、アドレス加減算回路２３２で演算を行ない、そ
の結果を再びアドレスレジスタ２３１に書き戻すことに
よりＤＭＡアドレスの更新が行なわれる。
スサイクルごとにアドレスレジスタ２３１の内容が読み
出され、アドレス加減算回路２３２で演算を行ない、そ
の結果を再びアドレスレジスタ２３１に書き戻すことに
よりＤＭＡアドレスの更新が行なわれる。
【００３６】ターミナルカウント制御回路２４０におい
ては、ＤＭＡ実行許可信号２０２がアクティブレベル（
ハイレベル）であるため、１回のバスサイクルごとに減
算指示信号３０２が立上る（図３参照）。この減算指示
信号３０２の立上りに応じてターミナルカウントレジス
タ３１０の内容が読み出され、減算回路３２０で減算を
行ない、その結果を再びターミナルカウントレジスタ３
１０に書き戻す。
ては、ＤＭＡ実行許可信号２０２がアクティブレベル（
ハイレベル）であるため、１回のバスサイクルごとに減
算指示信号３０２が立上る（図３参照）。この減算指示
信号３０２の立上りに応じてターミナルカウントレジス
タ３１０の内容が読み出され、減算回路３２０で減算を
行ない、その結果を再びターミナルカウントレジスタ３
１０に書き戻す。
【００３７】ＤＭＡカウント制御回路２５０においても
、ＤＭＡ実行許可信号２０２がアクティブレベル（ハイ
レベル）であるため、１回のバスサイクルごとにカウン
ト信号４０２が立上る（図４参照）。このカウント信号
４０２の立上りに応じてカウンタ４３０はこれを転送回
数としてカウントする（例えば図５バスサイクル（Ｃ）
参照）。カウンタ４３０のカウント値はカウント情報信
号２０６としてデータ転送先の周辺装置に送られるため
、周辺装置は今何番目のデータ転送が行なわれているの
かを知ることができる。
、ＤＭＡ実行許可信号２０２がアクティブレベル（ハイ
レベル）であるため、１回のバスサイクルごとにカウン
ト信号４０２が立上る（図４参照）。このカウント信号
４０２の立上りに応じてカウンタ４３０はこれを転送回
数としてカウントする（例えば図５バスサイクル（Ｃ）
参照）。カウンタ４３０のカウント値はカウント情報信
号２０６としてデータ転送先の周辺装置に送られるため
、周辺装置は今何番目のデータ転送が行なわれているの
かを知ることができる。
【００３８】このようなＤＭＡ転送が所定回数（本実施
例の場合４回）行なわれると、ＤＭＡカウント制御回路
２５０内のカウンタ４３０の内容が“３”となり（図５
バスサイクル（Ｅ）参照）、比較回路４２０が一致信号
４０１をアクティブレベル（ハイレベル）とする。この
時、ＤＭＡ実行許可信号２０２および活性制御信号２０
５は共にハイレベルであるため、一致検出信号２０４が
ハイレベルとなる（図４および図５（Ｅ）参照）。
例の場合４回）行なわれると、ＤＭＡカウント制御回路
２５０内のカウンタ４３０の内容が“３”となり（図５
バスサイクル（Ｅ）参照）、比較回路４２０が一致信号
４０１をアクティブレベル（ハイレベル）とする。この
時、ＤＭＡ実行許可信号２０２および活性制御信号２０
５は共にハイレベルであるため、一致検出信号２０４が
ハイレベルとなる（図４および図５（Ｅ）参照）。
【００３９】この一致検出信号２０４を受けてＤＭＡ要
求制御回路２００は要求フラグ信号２０１を取り下げる
ため、ＤＭＡアクセス裁定回路２１０はＣＰＵ１１に対
するバス制御要求信号１３０を取り下げＤＭＡ転送を停
止する（図２参照）。尚、この一致検出信号２０４を転
送先の周辺装置に送ることにより、その周辺装置に対す
るＤＭＡ転送停止処理制御として用いることも可能であ
る。ＤＭＡアクセス裁定回路２１０はＤＭＡ実行許可信
号２０２を立下げる（図５（Ｅ）参照）。
求制御回路２００は要求フラグ信号２０１を取り下げる
ため、ＤＭＡアクセス裁定回路２１０はＣＰＵ１１に対
するバス制御要求信号１３０を取り下げＤＭＡ転送を停
止する（図２参照）。尚、この一致検出信号２０４を転
送先の周辺装置に送ることにより、その周辺装置に対す
るＤＭＡ転送停止処理制御として用いることも可能であ
る。ＤＭＡアクセス裁定回路２１０はＤＭＡ実行許可信
号２０２を立下げる（図５（Ｅ）参照）。
【００４０】以上の動作によりメモリ装置１３内のＡ１
のデータ領域に格納されたデータが周辺装置１２に転送
されたことになる（図６参照）。この時にアドレスレジ
スタ２３１の内容は初期設定されるのではなく、アドレ
ス加減算回路２３２により更新されたアドレスＴＡ＋４
が格納され、同様にターミナルカウントレジスタ３１０
の内容も減算回路３２０により減算された結果をそのま
ま保持している。一方、カウンタ４３０の内容は自動的
に“０”に初期化される（図５バスサイクル（Ｆ）参照
）。
のデータ領域に格納されたデータが周辺装置１２に転送
されたことになる（図６参照）。この時にアドレスレジ
スタ２３１の内容は初期設定されるのではなく、アドレ
ス加減算回路２３２により更新されたアドレスＴＡ＋４
が格納され、同様にターミナルカウントレジスタ３１０
の内容も減算回路３２０により減算された結果をそのま
ま保持している。一方、カウンタ４３０の内容は自動的
に“０”に初期化される（図５バスサイクル（Ｆ）参照
）。
【００４１】ＣＰＵ１１はバス制御権を取り戻すと、保
持されていたＰＣ、ＰＳＷ、及び各種レジスタ類の内容
に応じて中断したプログラム処理を再開する。
持されていたＰＣ、ＰＳＷ、及び各種レジスタ類の内容
に応じて中断したプログラム処理を再開する。
【００４２】次に再び周辺装置１２からＤＭＡ要求信号
１００が伝えられると、アドレスレジスタ２３１、ター
ミナルカウントレジスタ３１０に保持されている情報に
基づいて上述した動作と同様に４回のＤＭＡ転送を行な
う。
１００が伝えられると、アドレスレジスタ２３１、ター
ミナルカウントレジスタ３１０に保持されている情報に
基づいて上述した動作と同様に４回のＤＭＡ転送を行な
う。
【００４３】ＤＭＡ要求信号１００が伝えられる毎に４
回のＤＭＡ転送を行ない、メモリ装置１３内のＤＭＡ転
送領域Ｂ１のデータをすべて転送すると、ターミナルカ
ウント制御回路２４０内のターミナルカウントレジスタ
の内容が“０”となり、これを検出したゼロ検出回路３
３０がゼロ検出信号３０１をハイレベルとする。この時
、ＤＭＡ実行許可信号２０２もハイレベルであるので、
ＤＭＡ終了検出信号２０３がアクティブレベルとなる（
図３参照）。
回のＤＭＡ転送を行ない、メモリ装置１３内のＤＭＡ転
送領域Ｂ１のデータをすべて転送すると、ターミナルカ
ウント制御回路２４０内のターミナルカウントレジスタ
の内容が“０”となり、これを検出したゼロ検出回路３
３０がゼロ検出信号３０１をハイレベルとする。この時
、ＤＭＡ実行許可信号２０２もハイレベルであるので、
ＤＭＡ終了検出信号２０３がアクティブレベルとなる（
図３参照）。
【００４４】ＤＭＡ終了検出信号２０３を受けてＤＭＡ
応答制御回路２２０（図２）は、ＤＭＡ終了信号１２０
を周辺回路１２およびＣＰＵ１１に伝える。ＣＰＵ１１
はＤＭＡ終了信号１２０を受けると、ＤＭＡＣ１０に対
する初期設定処理をプログラムにもとずき実行し、その
後別の処理を続行する。
応答制御回路２２０（図２）は、ＤＭＡ終了信号１２０
を周辺回路１２およびＣＰＵ１１に伝える。ＣＰＵ１１
はＤＭＡ終了信号１２０を受けると、ＤＭＡＣ１０に対
する初期設定処理をプログラムにもとずき実行し、その
後別の処理を続行する。
【００４５】以上で、ＣＰＵ１１が１回の初期設定によ
り行なわれるメモリ装置１３内でアドレスが連続した領
域Ｂ１に格納されたデータの周辺装置に対するＤＭＡ転
送が終了する。
り行なわれるメモリ装置１３内でアドレスが連続した領
域Ｂ１に格納されたデータの周辺装置に対するＤＭＡ転
送が終了する。
【００４６】以上の動作はＤＭＡ制御レシスタ２６０（
図２）に対してＤＭＡカウント制御回路２５０を活性化
させる情報を初期設定し、活性制御信号２０５がハイレ
ベルの場合を説明した。しかし、初期設定の際にＤＭＡ
カウント制御回路２５０を不活性状態とする情報をＤＭ
Ａ制御レジスタ２６０に格納すれば活性制御信号２０５
はロウレベルを維持したままとなり、ＤＭＡカウント制
御回路２５０は一致検出信号２０４がアクティブレベル
となることはなく（図４参照）、このＤＭＡＣ１０はＤ
ＭＡアドレス生成回路２３０とターミナルカウント制御
回路２４０により動作が制御された公知のＤＭＡ転送処
理を行なうことができる。
図２）に対してＤＭＡカウント制御回路２５０を活性化
させる情報を初期設定し、活性制御信号２０５がハイレ
ベルの場合を説明した。しかし、初期設定の際にＤＭＡ
カウント制御回路２５０を不活性状態とする情報をＤＭ
Ａ制御レジスタ２６０に格納すれば活性制御信号２０５
はロウレベルを維持したままとなり、ＤＭＡカウント制
御回路２５０は一致検出信号２０４がアクティブレベル
となることはなく（図４参照）、このＤＭＡＣ１０はＤ
ＭＡアドレス生成回路２３０とターミナルカウント制御
回路２４０により動作が制御された公知のＤＭＡ転送処
理を行なうことができる。
【００４７】又、ＤＭＡ制御レジスタ２６０にＤＭＡカ
ウント制御回路２５０を活性化させる情報を初期設定す
るのではなく、例えば、ＤＭＡカウント制御回路２５０
内の転送回数レジスタ４１０（図４）に初期設定の際、
カウンタが示さない値を格納すれば比較回路４２０は一
致信号４０１を発生することがないため、上述した場合
と同様に、ＤＭＡカウント制御回路２５０を不活性化す
ることができる。
ウント制御回路２５０を活性化させる情報を初期設定す
るのではなく、例えば、ＤＭＡカウント制御回路２５０
内の転送回数レジスタ４１０（図４）に初期設定の際、
カウンタが示さない値を格納すれば比較回路４２０は一
致信号４０１を発生することがないため、上述した場合
と同様に、ＤＭＡカウント制御回路２５０を不活性化す
ることができる。
【００４８】本実施例によれば、１回のＤＭＡ要求に対
する所定回数のＤＭＡ転送が終了した後に、ＣＰＵ１１
はＤＭＡＣ１０に対して初期設定処理を実行をすること
はなく、次にＤＭＡ要求がくると再び所定回数だけＤＭ
Ａ転送をすることができる。従って、ＤＭＡ転送をデー
タ転送元のメモリ装置のメモリ領域のアドレスが連続し
ている限り、ＣＰＵが初期設定処理を行なわずに周辺回
路からのＤＭＡ要求に応じてデータ転送を行なうことが
可能となり、ＣＰＵの処理負担が大幅に低減できる。
する所定回数のＤＭＡ転送が終了した後に、ＣＰＵ１１
はＤＭＡＣ１０に対して初期設定処理を実行をすること
はなく、次にＤＭＡ要求がくると再び所定回数だけＤＭ
Ａ転送をすることができる。従って、ＤＭＡ転送をデー
タ転送元のメモリ装置のメモリ領域のアドレスが連続し
ている限り、ＣＰＵが初期設定処理を行なわずに周辺回
路からのＤＭＡ要求に応じてデータ転送を行なうことが
可能となり、ＣＰＵの処理負担が大幅に低減できる。
【００４９】次に図７を参照して本発明の第２の実施例
について説明する。図７は図１に示すＤＭＡＣ１０の構
成の他の例を示す。本実施例と第１の実施例との違いは
、ターミナルカウント制御回路２４０に対する制御信号
としてＤＭＡカウント制御回路２５０から発生する一致
検出信号２０４を用いている点である。他の構成はすべ
て図１から図４に示す構成と同じである。
について説明する。図７は図１に示すＤＭＡＣ１０の構
成の他の例を示す。本実施例と第１の実施例との違いは
、ターミナルカウント制御回路２４０に対する制御信号
としてＤＭＡカウント制御回路２５０から発生する一致
検出信号２０４を用いている点である。他の構成はすべ
て図１から図４に示す構成と同じである。
【００５０】ターミナルカウント制御回路２４０は、一
致検出信号２０４が発生するたびにその内部のターミナ
ルカウントレジスタ３１０の内容をデクリメントするよ
うに、図３に示したＡＮＤゲート回路３０の一方の入力
をバスサイクル基準信号１５０の替りに一致検出信号２
０４としている。ここで、１回のＤＭＡ要求信号１００
の発生により行なわれる所定回数のＤＭＡ転送を１つの
単位と考え、メモリ装置１３内のＤＭＡ転送領域Ｂ１（
図６）に格納された転送データをすべて転送するのに何
回のＤＭＡ要求信号１００の発生によるＤＭＡ転送が行
なわれるか、いいかえれば何回一致検出信号２０４が発
生するかというデータをＣＰＵが初期設定の時にターミ
ナルカウントレジスタ３１０に格納する。他の動作は第
１の実施例と同じである。
致検出信号２０４が発生するたびにその内部のターミナ
ルカウントレジスタ３１０の内容をデクリメントするよ
うに、図３に示したＡＮＤゲート回路３０の一方の入力
をバスサイクル基準信号１５０の替りに一致検出信号２
０４としている。ここで、１回のＤＭＡ要求信号１００
の発生により行なわれる所定回数のＤＭＡ転送を１つの
単位と考え、メモリ装置１３内のＤＭＡ転送領域Ｂ１（
図６）に格納された転送データをすべて転送するのに何
回のＤＭＡ要求信号１００の発生によるＤＭＡ転送が行
なわれるか、いいかえれば何回一致検出信号２０４が発
生するかというデータをＣＰＵが初期設定の時にターミ
ナルカウントレジスタ３１０に格納する。他の動作は第
１の実施例と同じである。
【００５１】このような構成とすれば、ターミナルカウ
ントレジスタ３１０に格納されるデータ量は第１の実施
例に比して少なくてすむため、ターミナルカウントレジ
スタの容量および減算回路３２０の回路構成の規模を小
さくすることができる。
ントレジスタ３１０に格納されるデータ量は第１の実施
例に比して少なくてすむため、ターミナルカウントレジ
スタの容量および減算回路３２０の回路構成の規模を小
さくすることができる。
【００５２】又、一致検出信号２０４はバスサイクル基
準信号１５０に比べ発生サイクルが長いため、例えばそ
の間にターミナルカウントレジスタ３１０の内容を書換
える等の処理をＣＰＵ１１が行なうことができ、メモリ
装置１３内の転送領域の変更にも柔軟に対応することが
可能となる。
準信号１５０に比べ発生サイクルが長いため、例えばそ
の間にターミナルカウントレジスタ３１０の内容を書換
える等の処理をＣＰＵ１１が行なうことができ、メモリ
装置１３内の転送領域の変更にも柔軟に対応することが
可能となる。
【００５３】次に図８から図１０を参照して本発明の第
３の実施例について説明する。図８は図２に示すＤＭＡ
Ｃ１０の構成の更に他の例を示す。本実施例と第１の実
施例との違いは、周辺装置１２（又は他の周辺装置）か
ら伝えられるＤＭＡ要求信号が１００ａと１００ｂの２
種類となり、それぞれの要求信号に応じてＤＭＡ転送の
回数を選択することができる構成とした点である。
３の実施例について説明する。図８は図２に示すＤＭＡ
Ｃ１０の構成の更に他の例を示す。本実施例と第１の実
施例との違いは、周辺装置１２（又は他の周辺装置）か
ら伝えられるＤＭＡ要求信号が１００ａと１００ｂの２
種類となり、それぞれの要求信号に応じてＤＭＡ転送の
回数を選択することができる構成とした点である。
【００５４】即ち、ＤＭＡ要求制御回路２００ａは２つ
のＤＭＡ要求信号１００ａ、１００ｂの入力端を有し、
いずれかの信号がアクティブレベルとなると、それに応
じて要求フラグ信号２０１をＤＭＡアクセス裁定回路２
１０に伝えると同時に、チャネル選択信号８００ａまた
は８００ｂのどちらかをアクティブレベルとする。
のＤＭＡ要求信号１００ａ、１００ｂの入力端を有し、
いずれかの信号がアクティブレベルとなると、それに応
じて要求フラグ信号２０１をＤＭＡアクセス裁定回路２
１０に伝えると同時に、チャネル選択信号８００ａまた
は８００ｂのどちらかをアクティブレベルとする。
【００５５】バスサイクル基準信号１５０、ＤＭＡ実行
許可信号２０２、活性制御信号２０５の他にチャレル選
択信号８００ａ、８００ｂを入力とするＤＭＡカウント
制御回路８５０は図９に示すように、１回のＤＭＡ転送
要求により実行するＤＭＡの転送回数を格納する転送回
数レジスタ４１０ａと、これとは異なる転送回数を格納
する転送回数レジスタ４１０ｂと、チャネル選択信号８
００ａ、８００ｂのレベルに応じて転送回数レジスタ４
１０ａまたは４１０ｂに格納されているデータのいずれ
かを減算回路９２０に送る選択回路９１０と、バスサイ
クル基準信号１５０とＤＭＡ許可信号２０２を入力とし
カウント信号９０１を出力するＡＮＤゲート回路９１と
、選択回路９１０から送られたデータを格納し、カウン
ト信号９０１に応じてその値を減産し、０となった時に
ゼロ検出信号９０２をアクティブレベルとする減算回路
９２０と、ゼロ検出信号９０２とＤＭＡ許可信号２０２
を入力とし、一致検出信号２０４を出力するＡＮＤゲー
ト回路９２とを有する。
許可信号２０２、活性制御信号２０５の他にチャレル選
択信号８００ａ、８００ｂを入力とするＤＭＡカウント
制御回路８５０は図９に示すように、１回のＤＭＡ転送
要求により実行するＤＭＡの転送回数を格納する転送回
数レジスタ４１０ａと、これとは異なる転送回数を格納
する転送回数レジスタ４１０ｂと、チャネル選択信号８
００ａ、８００ｂのレベルに応じて転送回数レジスタ４
１０ａまたは４１０ｂに格納されているデータのいずれ
かを減算回路９２０に送る選択回路９１０と、バスサイ
クル基準信号１５０とＤＭＡ許可信号２０２を入力とし
カウント信号９０１を出力するＡＮＤゲート回路９１と
、選択回路９１０から送られたデータを格納し、カウン
ト信号９０１に応じてその値を減産し、０となった時に
ゼロ検出信号９０２をアクティブレベルとする減算回路
９２０と、ゼロ検出信号９０２とＤＭＡ許可信号２０２
を入力とし、一致検出信号２０４を出力するＡＮＤゲー
ト回路９２とを有する。
【００５６】次に、図１０をも参照してこの回路の動作
について説明する。まず、ＣＰＵ１１（図１）はＤＭＡ
転送処理に先だってＤＭＡＣ１０の初期設定処理をプロ
グラムにもとずき実行する。ＤＭＡ制御レジスタ２６０
、アドレスレジスタ２３１、ターミナルカウント制御回
路２４０に対しての初期設定は第１の実施例と同じであ
るため説明を省略する。
について説明する。まず、ＣＰＵ１１（図１）はＤＭＡ
転送処理に先だってＤＭＡＣ１０の初期設定処理をプロ
グラムにもとずき実行する。ＤＭＡ制御レジスタ２６０
、アドレスレジスタ２３１、ターミナルカウント制御回
路２４０に対しての初期設定は第１の実施例と同じであ
るため説明を省略する。
【００５７】ＤＭＡカウント制御回路８５０に対しては
、転送回数レジスタ４１０ａ、４１０ｂ（図９）にそれ
ぞれ１回のＤＭＡ要求に対して何回ＤＭＡ転送を行なう
かの情報（転送回数）を設定する。本実施例の場合は転
送回数レジスタ４１０ａには“３”、４１０ｂには“４
”を設定する。
、転送回数レジスタ４１０ａ、４１０ｂ（図９）にそれ
ぞれ１回のＤＭＡ要求に対して何回ＤＭＡ転送を行なう
かの情報（転送回数）を設定する。本実施例の場合は転
送回数レジスタ４１０ａには“３”、４１０ｂには“４
”を設定する。
【００５８】ＣＰＵ１１はこれら初期設定処理を終了す
ると、プログラムにもとずき別の処理を続行するが、Ｄ
ＭＡＣ１０からのバス制御要求信号１３０の発生を専用
のハードウェア手段により常にチェックしている。
ると、プログラムにもとずき別の処理を続行するが、Ｄ
ＭＡＣ１０からのバス制御要求信号１３０の発生を専用
のハードウェア手段により常にチェックしている。
【００５９】一方、周辺装置１２０がＤＭＡ転送要因（
例えばプリント動作開始など）を発生し、１回のＤＭＡ
要求で４回のＤＭＡ転送分のデータ（４ワード分）が必
要となった場合、ＤＭＡＣ１０へＤＭＡ要求信号１００
ａを伝える。これによってＤＭＡＣ１０は以下に説明す
るＤＭＡ転送動作を開始する。
例えばプリント動作開始など）を発生し、１回のＤＭＡ
要求で４回のＤＭＡ転送分のデータ（４ワード分）が必
要となった場合、ＤＭＡＣ１０へＤＭＡ要求信号１００
ａを伝える。これによってＤＭＡＣ１０は以下に説明す
るＤＭＡ転送動作を開始する。
【００６０】周辺装置１２からＤＭＡＣ１０にＤＭＡ要
求信号１００ａが伝えられると、ＤＭＡ要求制御回路２
００ａは要求フラグ２０１をアクティブにするとともに
チャネル選択信号８００ａをアクティブレベルとする。 これにより選択回路９１０は転送回数レジスタ４１０ａ
に格納されているデータ、すなわち“３”を減算回路９
２０に送る（図１０バスサイクル（Ａ）参照）。又、Ｄ
ＭＡアクセス裁定回路２１０はＣＰＵ１１に対してバス
制御要求信号１３０を伝える。
求信号１００ａが伝えられると、ＤＭＡ要求制御回路２
００ａは要求フラグ２０１をアクティブにするとともに
チャネル選択信号８００ａをアクティブレベルとする。 これにより選択回路９１０は転送回数レジスタ４１０ａ
に格納されているデータ、すなわち“３”を減算回路９
２０に送る（図１０バスサイクル（Ａ）参照）。又、Ｄ
ＭＡアクセス裁定回路２１０はＣＰＵ１１に対してバス
制御要求信号１３０を伝える。
【００６１】ＣＰＵ１１はバス制御要求信号１３０を受
けると実行中のプログラム処理を中断して、ＰＣ（プロ
グラムカウンタ）、ＰＳＷ（プログラムステータスワー
ド）、各種レジスタ類の内容をプログラム中断状態のま
ま保持しつつ、バス出力信号をハイインピーダンスとし
て、バス制御許可信号１４０をアクティブレベルとする
。
けると実行中のプログラム処理を中断して、ＰＣ（プロ
グラムカウンタ）、ＰＳＷ（プログラムステータスワー
ド）、各種レジスタ類の内容をプログラム中断状態のま
ま保持しつつ、バス出力信号をハイインピーダンスとし
て、バス制御許可信号１４０をアクティブレベルとする
。
【００６２】ＤＭＡアクセス裁定回路２１０はバス制御
許可信号１４０を受けると、ＤＭＡ実行許可信号２０２
をアクティブレベルとし（図１０バスサイクル（Ｂ）参
照）、ＤＭＡ実行サイクルを起動する。
許可信号１４０を受けると、ＤＭＡ実行許可信号２０２
をアクティブレベルとし（図１０バスサイクル（Ｂ）参
照）、ＤＭＡ実行サイクルを起動する。
【００６３】ＤＭＡ実行サイクルでは、バスサイクル基
準信号１５０に応じてアドレスレジスタ２３１（図２）
の内容を読出し（始めは先頭アドレスＴＡ）、このアド
レスに対応したメモリ装置１３のデータをデータ入出力
バス１５を介して周辺装置１２に転送する。
準信号１５０に応じてアドレスレジスタ２３１（図２）
の内容を読出し（始めは先頭アドレスＴＡ）、このアド
レスに対応したメモリ装置１３のデータをデータ入出力
バス１５を介して周辺装置１２に転送する。
【００６４】ＤＭＡカウント制御回路８５０において、
ＤＭＡ実行許可信号２０２がアクティブレベル（ハイレ
ベル）であるため、１回のバスサイクルごとにカウント
信号９０１が立上る（図９参照）。このカウント信号９
０１に応じて減算回路９２０は格納されたデータの値を
減算する（図１０バスサイクル（Ｃ）、（Ｄ）参照）。
ＤＭＡ実行許可信号２０２がアクティブレベル（ハイレ
ベル）であるため、１回のバスサイクルごとにカウント
信号９０１が立上る（図９参照）。このカウント信号９
０１に応じて減算回路９２０は格納されたデータの値を
減算する（図１０バスサイクル（Ｃ）、（Ｄ）参照）。
【００６５】このようなＤＭＡ転送が４回行なわれると
、減算回路９２０の内容が“０”となり（図１０バスサ
イクル（Ｅ）参照）、ゼロ検出信号９０２をアクティブ
レベル（ハイレベル）とする。この時、ＤＭＡ実行許可
信号２０２はハイレベルであるため、一致検出信号２０
４がハイレベルとなる（図９参照）。
、減算回路９２０の内容が“０”となり（図１０バスサ
イクル（Ｅ）参照）、ゼロ検出信号９０２をアクティブ
レベル（ハイレベル）とする。この時、ＤＭＡ実行許可
信号２０２はハイレベルであるため、一致検出信号２０
４がハイレベルとなる（図９参照）。
【００６６】この一致検出信号２０４を受けてＤＭＡ要
求制御回路２００ａは要求フラグ信号２０１を取り下げ
るため、ＤＭＡアクセス裁定回路２１０はＣＰＵ１１に
対するバス制御要求信号１３０を取り下げＤＭＡ転送を
停止する（図８参照）。
求制御回路２００ａは要求フラグ信号２０１を取り下げ
るため、ＤＭＡアクセス裁定回路２１０はＣＰＵ１１に
対するバス制御要求信号１３０を取り下げＤＭＡ転送を
停止する（図８参照）。
【００６７】ＣＰＵ１１はバス制御権を取り戻すと、保
持されていたＰＣ、ＰＳＷ、及び各種レジスタ類の内容
に応じて中断したプログラム処理を再開する。
持されていたＰＣ、ＰＳＷ、及び各種レジスタ類の内容
に応じて中断したプログラム処理を再開する。
【００６８】次に再び周辺装置１２からＤＭＡ要求信号
１００ａが伝えられると、アドレスレジスタ２３１、タ
ーミナルカウントレジスタ３１０に保持されている情報
に基づいて上述した動作と同様に４回のＤＭＡ転送を行
なう。
１００ａが伝えられると、アドレスレジスタ２３１、タ
ーミナルカウントレジスタ３１０に保持されている情報
に基づいて上述した動作と同様に４回のＤＭＡ転送を行
なう。
【００６９】ＤＭＡ要求信号１００が伝えられる毎に４
回のＤＭＡ転送を行ない、メモリ装置１３内のデータを
すべて転送すると、ターミナルカウント制御回路２４０
がＤＭＡ終了検出信号２０３をアクティブレベルとする
（図８参照）。
回のＤＭＡ転送を行ない、メモリ装置１３内のデータを
すべて転送すると、ターミナルカウント制御回路２４０
がＤＭＡ終了検出信号２０３をアクティブレベルとする
（図８参照）。
【００７０】ＤＭＡ終了検出信号２０３を受けてＤＭＡ
応答制御回路２２０（図８）は、ＤＭＡ終了信号１２０
を周辺回路１２およびＣＰＵ１１に伝える。ＣＰＵ１１
はＤＭＡ終了に応じてＤＭＡＣ１０に対する初期設定処
理をプログラムにもとずき実行し、その後別の処理を続
行する。
応答制御回路２２０（図８）は、ＤＭＡ終了信号１２０
を周辺回路１２およびＣＰＵ１１に伝える。ＣＰＵ１１
はＤＭＡ終了に応じてＤＭＡＣ１０に対する初期設定処
理をプログラムにもとずき実行し、その後別の処理を続
行する。
【００７１】一方、例えば周辺装置１２０とは異なる周
辺装置がＤＭＡ転送要因を発生し、この周辺装置は１回
のＤＭＡ要求で５回のＤＭＡ転送分のデータ（５ワード
分）が必要である場合は、ＤＭＡＣ１０へこの周辺回路
がＤＭＡ要求信号１００ｂを伝え、チャネル選択信号８
００ｂによって転送回数レジスタ４１０ｂを選択し、１
回のＤＭＡ要求により５回のＤＭＡ転送を上述した動作
と同様に行なうことができる。
辺装置がＤＭＡ転送要因を発生し、この周辺装置は１回
のＤＭＡ要求で５回のＤＭＡ転送分のデータ（５ワード
分）が必要である場合は、ＤＭＡＣ１０へこの周辺回路
がＤＭＡ要求信号１００ｂを伝え、チャネル選択信号８
００ｂによって転送回数レジスタ４１０ｂを選択し、１
回のＤＭＡ要求により５回のＤＭＡ転送を上述した動作
と同様に行なうことができる。
【００７２】以上説明したように本実施例によれば、１
回の初期設定により２種類のＤＭＡ転送回数を設定する
ことができため、異なる周辺装置からの異なる転送デー
タ量のＤＭＡ転送要求に対しても初期設定を再度行う必
要がなくなり、よりＣＰＵの処理負担を減少させること
ができる。
回の初期設定により２種類のＤＭＡ転送回数を設定する
ことができため、異なる周辺装置からの異なる転送デー
タ量のＤＭＡ転送要求に対しても初期設定を再度行う必
要がなくなり、よりＣＰＵの処理負担を減少させること
ができる。
【００７３】尚、図９に示したＤＭＡカウント制御回路
８５０の構成は、減算回路９２０により一致検出信号２
０４を発生させるのではなく、図４に示したＤＭＡカウ
ント制御回路２５０の構成と同様に、選択回路９１０に
より選択された転送回数レジスタ４１０ａ、４１０ｂの
いずれかの値と、転送回数に応じてカウントされるカウ
ンタの値を比較回路で比較し、比較回路からの一致信号
を一致検出信号２０４とすることも可能である。
８５０の構成は、減算回路９２０により一致検出信号２
０４を発生させるのではなく、図４に示したＤＭＡカウ
ント制御回路２５０の構成と同様に、選択回路９１０に
より選択された転送回数レジスタ４１０ａ、４１０ｂの
いずれかの値と、転送回数に応じてカウントされるカウ
ンタの値を比較回路で比較し、比較回路からの一致信号
を一致検出信号２０４とすることも可能である。
【００７４】逆に、図４に示したＤＭＡカウント制御回
路２５０の構成を図９のＤＭＡカウント制御回路８５０
の構成と同様に、転送回数レジスタ４１０の値を減算回
路により減算し、ゼロ検出信号を一致検出信号２０４と
することも可能である。
路２５０の構成を図９のＤＭＡカウント制御回路８５０
の構成と同様に、転送回数レジスタ４１０の値を減算回
路により減算し、ゼロ検出信号を一致検出信号２０４と
することも可能である。
【００７５】
【発明の効果】以上説明したように、本発明のダイレク
トメモリアクセス転送制御装置は、１回のＤＭＡ要求に
対する所定回数のＤＭＡ転送が終了した後に、ＣＰＵは
ＤＭＡＣに対して初期設定処理を実行をすることはなく
、次にＤＭＡ要求がくると再び所定回数だけＤＭＡ転送
をすることができる。従って、ＤＭＡ転送をデータ転送
元のメモリ装置のメモリ領域のアドレスが連続している
限り、ＣＰＵが初期設定処理を行なわずに周辺回路から
のＤＭＡ要求に応じてデータ転送を行なうことが可能と
なり、ＣＰＵの処理負担が大幅に低減できる。
トメモリアクセス転送制御装置は、１回のＤＭＡ要求に
対する所定回数のＤＭＡ転送が終了した後に、ＣＰＵは
ＤＭＡＣに対して初期設定処理を実行をすることはなく
、次にＤＭＡ要求がくると再び所定回数だけＤＭＡ転送
をすることができる。従って、ＤＭＡ転送をデータ転送
元のメモリ装置のメモリ領域のアドレスが連続している
限り、ＣＰＵが初期設定処理を行なわずに周辺回路から
のＤＭＡ要求に応じてデータ転送を行なうことが可能と
なり、ＣＰＵの処理負担が大幅に低減できる。
【図１】本発明の第１の実施例におけるＤＭＡ制御装置
を用いた情報処理システム構成を示すブロック図である
。
を用いた情報処理システム構成を示すブロック図である
。
【図２】図１に示すＤＭＡ制御装置の要部構成を示すブ
ロック図である。
ロック図である。
【図３】図２に示すターミナルカウント制御回路の一具
体例を示すブロック図である。
体例を示すブロック図である。
【図４】図２に示すＤＭＡカウント制御回路の一具体例
を示すブロック図である。
を示すブロック図である。
【図５】本発明の第１の実施例の動作を説明するための
波形図である。
波形図である。
【図６】本発明の第１の実施例の動作を説明するための
メモリマップである。
メモリマップである。
【図７】本発明の第２の実施例によるＤＭＡ制御装置の
要部構成を示すブロック図である。
要部構成を示すブロック図である。
【図８】本発明の第３の実施例によるＤＭＡ制御装置の
要部構成を示すブロック図である。
要部構成を示すブロック図である。
【図９】図８に示すターミナルカウント制御回路の一具
体例を示すブロック図である。
体例を示すブロック図である。
【図１０】本発明の第３の実施例の動作を説明するため
の波形図である。
の波形図である。
１０ ＤＭＡ転送制御装置（ＤＭＡＣ）１１
ＣＰＵ １２ プリンタ １３ メモリ装置 １４ 周辺装置 １５ データバス １６ アドレスバス １００ ＤＭＡ要求信号 １１０ ＤＭＡ応答信号 １２０ ＤＭＡ終了信号 １３０ バス制御要求信号 １４０ バス制御許可信号
ＣＰＵ １２ プリンタ １３ メモリ装置 １４ 周辺装置 １５ データバス １６ アドレスバス １００ ＤＭＡ要求信号 １１０ ＤＭＡ応答信号 １２０ ＤＭＡ終了信号 １３０ バス制御要求信号 １４０ バス制御許可信号
Claims (16)
- 【請求項１】 メモリのダイレクトメモリアクセス転
送領域として割合てられ１回の転送シリーズで複数回転
送し複数の転送シリーズで転送をおえるのに充分な大き
さをもつ領域のうちの先頭アドレスに関連するアドレス
を格納する第１のレジスタと、前記１回の転送シリーズ
内で転送を行なう回数に関連する情報を格納する第２の
レジスタと、前記転送シリーズの数に関連する情報を格
納する第３のレジスタと、前記第１のレジスタを使って
前記メモリと周辺装置との間の各転送シリーズの第１回
のデータ転送を開始し前記第２のレジスタに格納された
情報に基づいて前記各転送シリーズのデータ転送を停止
する第１の手段と、前記第３のレジスタに格納された情
報に基づいて前記複数の転送シリーズを停止する第２の
手段とを有することを特徴とするダイレクトメモリアク
セス転送制御装置。 - 【請求項２】 前記第３のレジスタは転送のための初
期値設定毎に何シリーズのデータ転送を行なうかの情報
を格納することを特徴とする請求項１記載のダイレクト
メモリアクセス転送制御装置。 - 【請求項３】 前記第１の手段は前記第２のレジスタ
に格納された情報に基づいた回数だけデータ転送したこ
とを検知しＣＰＵに対するバス制御権の空け渡し要求を
取り下げる手段を有することを特徴とする請求項１記載
のダイレクトメモリアクセス転送制御装置。 - 【請求項４】 前記第１の手段は実行された転送回数
をカウントする手段と、前記カウント手段が示す値と前
記第２のレジスタに格納された情報に基づいた値とを比
較し、一致した場合に一致検出信号を発生する手段とを
含むことを特徴とする請求項１記載のダイレクトメモリ
アクセス転送制御装置。 - 【請求項５】 前記第２の手段は前記第３のレジスタ
に格納された情報に基づくシリーズ数だけ第１の手段が
データ転送を行ったことを検知しＣＰＵに対し次の初期
設定をするよう要求する手段を更に含むことを特徴とす
る請求項４記載のダイレクトメモリアクセス転送制御装
置。 - 【請求項６】 前記第２の手段は前記第３のレジスタ
に格納された情報に基づいた値を実行された転送回数に
応じて減算する手段と、前記減算した結果が所定値に達
した時に検出信号を発生する手段とを含むことを特徴と
する請求項１記載のダイレクトメモリアクセス転送制御
装置。 - 【請求項７】 メモリのダイレクトメモリアクセス転
送領域として割合てられた領域のうちの所定アドレスに
関連するアドレスを格納する第１のレジスタと、転送す
べきデータ数に関連する情報を格納する第２のレジスタ
と、転送要求に対するデータ転送回数に関連する情報を
格納する第３のレジスタと、前記第１および第２のレジ
スタを使って前記メモリと周辺装置との間のデータ転送
を実行する実行手段と、前記第３のレジスタに格納され
た情報に基づいて前記データ転送を停止する手段とを有
することを特徴とするダイレクトメモリアクセス転送制
御装置。 - 【請求項８】 前記第２のレジスタに格納された情報
に基づいて転送すべきデータがすべて転送されたことを
検知するデータ転送終了検知手段を有することを特徴と
する請求項７記載のダイレクトメモリアクセス転送制御
装置。 - 【請求項９】 前記第３のレジスタは１回の転送要求
に対して何回データ転送を行なうかの情報を格納するこ
とを特徴とする請求項７記載のダイレクトメモリアクセ
ス転送制御装置。 - 【請求項１０】 前記データ転送を停止する手段は前
記第３のレジスタに格納された情報に基づいた回数だけ
実行手段がデータ転送したことを検知しＣＰＵに対する
バス制御権の空け渡し要求を取り下げる手段を有するこ
とを特徴とする請求項８記載のダイレクトメモリアクセ
ス転送制御装置。 - 【請求項１１】 前記データ転送を停止する手段は実
行された転送回数をカウントする手段と、前記カウント
手段が示す値と前記第３のレジスタに格納された情報に
基づいた値とを比較し、一致した場合に一致検出信号を
発生する手段とを含むことを特徴とする請求項７記載の
ダイレクトメモリアクセス転送制御装置。 - 【請求項１２】 前記データ転送を停止する手段は前
記一致検出信号が発生したことを検知しＣＰＵに対する
バス制御権の空け渡し要求を取り下げる手段を更に含む
ことを特徴とする請求項１０記載のダイレクトメモリア
クセス転送制御装置。 - 【請求項１３】 前記データ転送を停止する手段は前
記第３のレジスタに格納された情報に基づいた値を実行
された転送回数に応じて減算する手段と、前記減算した
結果が所定値に達した時に検出信号を発生する手段とを
含むことを特徴とする請求項７記載のダイレクトメモリ
アクセス転送制御装置。 - 【請求項１４】 前記データ転送を停止する手段は前
記検出信号が発生したことを検知しＣＰＵに対するバス
制御権の空け渡し要求を取り下げる手段を更に含むこと
を特徴とする請求項１２記載のダイレクトメモリアクセ
ス転送制御装置。 - 【請求項１５】 前記第３のレジスタを複数設け、選
択信号により前記複数の第３のレジスタの値のうち１つ
を選択出力する手段を有することを特徴とする請求項７
記載のダイレクトメモリアクセス転送装置。 - 【請求項１６】 周辺装置からダイレクトメモリアク
セス転送要求が伝えられたことを検知しＣＰＵに対して
バス制御権の空け渡し要求を伝える手段と、前記ＣＰＵ
からバス制御許可信号を受けるとＤＭＡ実行許可信号を
発生する手段と、前記ＣＰＵからのメモリのダイレクト
メモリアクセス転送領域として割合てられた領域のうち
の所定アドレスに関連するアドレスを格納する第１のレ
ジスタと、転送すべきデータ数に関連する情報を格納す
る第２のレジスタと、１回の転送要求に対して何回デー
タ転送を行なうかの情報を格納する第３のレジスタと、
前記ＤＭＡ実行許可信号を受けて前記第１および第２の
レジスタを使って前記メモリと周辺装置との間のデータ
転送を実行する実行手段と、前記第３のレジスタに格納
された情報に基づいた回数だけ前記実行手段がデータ転
送したことを検知し前記ＣＰＵに対するバス制御権の空
け渡し要求を取り下げる手段とを有することを特徴とす
るダイレクトメモリアクセス転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113627A JP2765267B2 (ja) | 1990-05-22 | 1991-05-20 | ダイレクトメモリアクセス転送制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13181890 | 1990-05-22 | ||
| JP2-131818 | 1990-05-22 | ||
| JP3113627A JP2765267B2 (ja) | 1990-05-22 | 1991-05-20 | ダイレクトメモリアクセス転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227558A true JPH04227558A (ja) | 1992-08-17 |
| JP2765267B2 JP2765267B2 (ja) | 1998-06-11 |
Family
ID=26452572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113627A Expired - Fee Related JP2765267B2 (ja) | 1990-05-22 | 1991-05-20 | ダイレクトメモリアクセス転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765267B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502476A (ja) * | 2003-05-15 | 2007-02-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ホストコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329867A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | Ｄｍａコントロ−ラ |
-
1991
- 1991-05-20 JP JP3113627A patent/JP2765267B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329867A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | Ｄｍａコントロ−ラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502476A (ja) * | 2003-05-15 | 2007-02-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ホストコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765267B2 (ja) | 1998-06-11 |
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