JPH0322071A - データ転送処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送処理回路に関し、特に情報処理装置
のメモリと周辺装置とのデータ転送を行うデータ転送処
理回路に関する。

〔従来の技術〕

一般に情報処理装置は、第４図に示すように、メモリ２
０と周辺装置３０（例えばＩ／Ｏ装置）とのデータ転送
処理を中央処理装置１０（以下、ＣＰＵＩＯと称する）
の処理動作とは排他的に実行制御するデータ転送処理回
路としてのダイレクトメモリアクセスコントローラ４０
（以下、ＤＭＡコントローラ４０と称する〉を有してい
る。

ＣＰＵＩＯは、内部にプログラムカウンタ．プログラム
ステータスワードレジスタ，各種制御レジスタ等を含み
、各種命令の実行制御と、ＤＭＡコントローラ４０とバ
ス５０についての制御権の授受を含む情報処理装置全体
の動作制御を行う。

ＤＭＡコントローラ４０は、転送先または転送元メモリ
領域の先頭アドレス情報（初期値）を記憶するベースア
ドレスレジスタ４１とＤＭＡ転送実行時のメモリアドレ
スを記憶するカレントアドレスレジスタ４２とカレント
アドレスレジスタ４２のデータをインクリメントするア
ドレスインクリメンタ４３と、データの転送回数（初期
値）を記憶するベースカウントレジスタ４４とＤＭＡ転
送実行時の転送回数を記憶するカレントカウントレジス
タ４５とカレントカウントレジスタ４５の内容をデクリ
メントするカウントデクリメンタ４６と、データの転送
方向（周辺装置からメモリか、またはメモリから周辺装
置〉とアクセスタイミング等の制御情報を記憶するコン
トロールレジスタ４８、及びＣＰＵとのバス５０の制御
権の授受およびＤＭＡ転送のタイミング制御等を実行制
御するバス制御回路４７とを備えている．ＤＭＡコント
ローラ４０は、周辺装置３０からの処理要求１を検知す
ると、ＣＰＵＩＯとの間でバス・ホールド要求信号３（
以下、ＨＯＬＤＲＱ３と記す〉とホールド・アクノリッ
ジ信号４（以下、ＨＯＬＤＡＣＫ４と記す）とによりバ
ス制御権の授受を行い、周辺装置３０とメモリ２０との
間でのＤＭＡ転送を実行する。なお、ＤＭＡコントロー
ラ４０内のベースアドレスレジスタ４１．ベースカウン
トレジスタ４４はバス５０を介してＣＰＵＩＯによりリ
ード／ライト制御され、ＤＭＡ転送処理に先立ち所定の
メモリアドレスと転送データ数が設定される． ＣＰＵＩＯ及びＤＭＡコントローラ４０ともバス制御権
を放棄した側のバス出力はハイ・インピーダンスとなり
、他方のバス制御権を得た側によりアクティブ．インア
クティブ制御されるようになる。

メモリ２０は、ＣＰＵ１０のプログラムメモリとデータ
メモリとを含み、ＣＰＵＩＯとＤＭＡコントローラ４０
の制御により情報処理装置の各種データを記憶する。

次に、このＤＭＡコントローラ４０の転送動作について
説明する． ＣＰＵ　１　０はＤＭＡコントローラ４０からのＨＯＬ
ＤＲＱ３の発生を専用のハードウエア手段により常にチ
ェックしながら所定のプログラム処理を実行している。

周辺装置３０においてデータの送受信動作等によりＤＭ
Ａ転送要因が発生すると、周辺装置３０は処理要求１を
発生しＤＭＡコントローラ４０に伝える。

処理要求１が伝えられたことにより、ＤＭＡコントロー
ラ４０はＨＯＬＤＲＱ３をアクティブにし、バス５０の
制御権をｃｐｕｉｏに対して要求する。

ＣＰＵＩＯはＨＯＬＤＲＱ３がアクティブになると実行
中のプログラム処理を中断し、プログラムカウンタ，プ
ログラムステータスワードレジスタ，各種制御レジスタ
類の内容をプログラム中断状態のまま保持しつつＨＯＬ
ＤＡＣＫ４をアクティブにしてＤＭＡコントローラ４０
にバス制御権を与えたことを伝える． バス制御権を得たＤＭＡコントローラ４０はベースアド
レスレジスタ４１，カウントアドレスレジスタ４２，ベ
ースカウントレジスタ４４，カレントカウントレジスタ
４５．コントロールレジスタ４８の情報を用いてＤＭＡ
転送を実行する． ますベースアドレスレジスタ４１とベースカウントレジ
スタ４４の内容がそれぞれカレントアドレスレジスタ４
２，カレントカウントレジスタ４５にロードされる。

ＤＭＡ転送によりデータを周辺装置３０から読み出しメ
モリ２０に書き込む場合には、ＤＭＡコントローラ４０
は周辺装置３０に対してアクノリッジ信号２を出力して
転送データをバス５０上に読み出し、またカレントアド
レスレジスタ４２から読み出したメモリ２０内の転送先
アドレス情報をバス５０に出力し、周辺装置３０より読
み出した転送データをバス５０を介してメモリ２ｏに伝
え書き込みを行う。

ＤＭＡ転送により転送データをメモリ２０がら読み出し
周辺装置３０に書き込む場合には、ＤＭＡコントローラ
４０はカレントアドレスレジスタ４２から読み出したメ
モリ２０内の転送元アドレス情報をバス５０に出力して
、メモリ２０より転送データをバス５０上に読み出し、
同時に周辺装置３０に対してアクノリッジ信号２を出力
して、読み出した転送データをバス５０を介して周辺装
置３０に伝え書き込みを行う． 以上のように一回のＤＭＡ転送が実行されるとカレント
アドレスレジスタ４２の内容がアドレスインクリメンタ
４３に送られ“１”インクリメントされた後カレントア
ドレスレジスタ４２に書き戻される。このときベースア
ドレスレジスタ４１は変化しない。また、カレントカウ
ントレジスタ４５の内容がカウントデクリメンタ４６に
送られ′“１″デクリメントされた後カレントカウント
レジスタ４５に書き戻される。このときベースカウント
レジスタ４４の値は変化することは無い。

続いてＤＭＡコントローラ４０は、周辺装置３０からの
処理要求１がアクティブでなければＨＯＬＤＲＱ３をイ
ン・アクティブにして、ＣＰＵＩＯにバス制御権の放棄
を伝えＤＭＡ転送動作を終了する。周辺装置３０からの
処理要求１がアクティブである時には、再び上記のＤＭ
Ａ転送動作を繰り返す。

ＣＰＵＩＯはバス制御権を取り戻すと、プログラムカウ
ンタ，プログラムステータスワードレジスタ，及び各種
制御レジスタ類がすべて以前の値を保持しているため、
中断したプログラム処理を即時に再開することができる
。

一回のＤＭＡ転送が終了したときにカウントデクリメン
タ４６からボローが発生すると、ＤＭＡコントローラ４
０は、周辺装ｉｔ３０がらの処理要求ｌを受付禁止状態
にし、ターミナルカウント信号５（以下ＴＣ信号５と称
する）をアクティブにしてＣＰＵ１　０にベースアドレ
スレジスタ４１とベースカウントレジスタ４４の更新を
促す。ＴＣ信号らを例えば割り込み要求として検出した
ＣＰ０１０は、割り込み処理ルーチン中でＤＭＡコント
ローラ４０を初期化して次のＤＭＡ転送処理に備えると
ともに、メモリ２０内のＤＭＡ転送データの処理を実行
する。

ＣＰＵＩＯはＴＣ信号５発生時に、ＤＭＡコントローラ
４０内の各レジスタのデータ処理とＤＭＡ転送されたデ
ータの処理をまとめて実行することで、オーバーヘッド
を最小に済ませることができる。

〔発明が解決しようとする課題〕

上述した従来のデータ転送処理回１１＠（ＤＭＡコント
ローラ４０＞は、ＤＭＡ転送が完了しＴＣ信号５が発生
した後はＣＰＵ　１　０がＤＭＡコントローラ４０内部
を初期化するまで次のＤＭＡ転送処理を実行できないの
で、ＴＣ信号５発生がらＣＰＵＩＯのＤＭＡコントロー
ラ４０の初期化実行までの間に発生する周辺装置３０か
らの処理要求１が保留されてしまうという問題がある。

このため、２チャンネル以上のＤＭＡ転送回路を用い、
１つのチャンネルのＤＭＡ転送が終了しＴＣ信号が発生
すると自動的に他のチャンネルを用いて先のＤＭＡ転送
バッファ領域と重ならない別のメモリ領域にＤＭＡ転送
を行なういわゆるＤＭＡ転送のチェイン動作を行なうＤ
ＭＡコントローラもあるが、同時には１チャンネル分の
ＤＭＡ転送しか行われないにも拘らず２チャンネル分の
ハードウェアが必要になり、問題があった。

また、ＴＣ信号の発生時、メモリのアドレス情報と転送
データ数の初期値を記憶するペースレジスタの内容を同
時に各カレントレジスタへ転送するといった、オートイ
ニシャライズ機能を有することで周辺装置からの処理要
求保留信号を見がけ上無くすことが可能なＤＭＡコント
ローラもある。

しかし、このオートイニシャライズ機能を利用しても単
に同一のメモリ領域に繰り返しＤＭＡ転送を実行するこ
とになるため、ＤＭＡ転送されたメモリ領域内のデータ
をＣＰＵが処理し終える以前に、周辺装置から次の処理
要求が発生して新たにＤＭＡ転送が開始されると先に転
送したデータにオーバライトしてデータを破壊する恐れ
がある。このためＤＭＡコントローラが最初のＤＭＡ転
送を開始してからＴＣ信号発生までの間にｃＰＵがベー
スアドレスレジスタの内容を先のメモリ領域の先頭アド
レスとは重ならない領域の先頭アドレスにしておく必要
があり、ＣＰＵがＤＭＡコントローラの状態をモニタす
るオーバーヘッドが問題となっていた。

〔課題を解決するための手段〕

本発明のデータ転送処理回路は、メモリのデータ転送の
先頭アドレスを記憶するベースアドレスレジスタと、デ
ータ転送の実行時の前記メモリのアドレスを記憶するカ
レントアドレスレジスタと、転送データ数を記憶するベ
ースカウントレジスタと、データ転送の残数を記憶する
カレントカウントレジスタと、前記カレントアドレスレ
ジスタ及びカレントカウントレジスタの内容をデータ転
送の実行ごとに更新する更新手段と、前記カレントカウ
ントレジスタの内容が前記更新手段により更新されて所
定の値になったとき検出信号を発生する検出信号発生手
段と、前記検出信号の発生回数を記憶する記憶手段と、
前記検出信号により前記ベースアドレスレジスタ及びベ
ースカウントレジスタの内容をそれぞれ対応して前記カ
レントアドレスレジスタ及びカレントカウントレジスタ
に転送する第一の転送手段と、前記検出信号により前記
ベースカウントレジスタの内容のみを前記カレントカウ
ントレジスタに転送する第二の転送手段と、前記記憶手
段の記憶内容に基づいて前記第一の転送手段と前記第二
の転送手段とを選択的に実行する実行手段とを有してい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、ＤＭＡ転送データのメモリ上の転送先ま
たは転送元の先頭アドレス情報（初期値）を記憶するベ
ースアドレスレジスタ１０１とＤＭＡ転送実行時のメモ
リのアドレスを記憶するカレントアドレスレジスタ１０
２とを備えたアドレスレジスタ１００と、カレントアド
レスレジスタ１０２の内容をインクリメントするアドレ
スインクリメンタ１０３と、ＤＭＡ転送回数の回数（初
期値）を記憶するベースカウントレジスタ２０１とＤＭ
Ａ転送実行時の転送回数を記憶するカレントカウントレ
ジスタ２０２とを備えたカウントレジスタ２００と、カ
レントカウントレジスタ２０２の内容をデクリメントす
るカウントデクリメンタ２０３と、初期化信号ＩＮＩＴ
とＴＣ信号２０４とにより、ベースカウントレジスタ２
０１からカレントカウントレジスタ２０２へデータを転
送するカウンタイニシャライズ信号３７０を発生するカ
ウンタイニシャライズ回路３１０と、初期化信号ＩＮＩ
Ｔにより初期化（例えば“Ｏ゛゜）され、ＴＣ信号２０
４により出力信号レベルが反転するフリップフロップ回
路３４０と、フリップフロップ回路３４０の出力信号レ
ベルによりＴＣ信号２０４の発生をアドレスイニシャラ
イズ回路３００に伝えるか否かを選択するセレクタ回路
３５０と、初期化信号ＩＮＩＴとセレクタ回路３５０か
らの出力とによって、ベースアドレスレジスタ１０１か
らカレントアドレスレジスタ１０２／＼データを転送す
るアドレ、スイニシャライズ信号３６０を発生するアド
レスイニシャライズ回路３００と、出力イニシャライズ
許可信号ＥＮＡＵＴＯによりアドレスイニシャライズ回
路３００とカウンタイニシャライズ回路３１０とからの
アドレスイニシャライズ信号３６ｏ，カウンタイニシャ
ライズ信号３７０の発生の禁止／許可制御を行うコント
ロールレジスタ４００とを有する楕戒となっている。

次に、この実施例のＤＭＡ転送動作について説明する． ＣＰＵによる初期化処理によりベースアドレスレジスタ
１０１，ベースカウントレジスタ２０１にデータが書き
込まれると、初期化信号ＩＮＩＴにより、アドレスイニ
シャライズ回路３００，カウントイニシャライズ回路３
１０はアドレスイニシャライズ信号３６０，カウントイ
ニシャライズ信号３７０を発生してベースアドレスレジ
スタ１０１，ベースカウントレジスタ２０１の内容をカ
レントアドレスレジスタ１０２．カレントカウントレジ
スタ２０２に転送する。

ＤＭＡ転送の実行時には、カレントアドレスレジスタ１
０２の内容はパスバッファ１０４を介してバス端子に伝
えられＤＭＡ転送実行時のメモリのアドレス指定が行わ
れる． 一回のＤＭＡ転送の実行終了ごとに、カレントアドレス
レジスタ１０２の内容はアドレスインクリメンタ１０３
に読みだされ“１”インクリメントされた後、書き戻さ
れる．カレントカウントレジスタ２０１の内容はカウン
タデクリメンタ２０３に読み出され゜“１′゛デクリメ
ントされた後書き戻される。

カレントカウントレジスタ２０２に設定された所定回数
のＤＭＡ転送が実行され、カウントデクリメンタ２０３
でのデクリメントの結果ボローが発生するとＴＣ信号２
０４が発生し、出力イニシャライズ許可信号ＥＮＡＵＴ
Ｏがイニシャライズの許可状態であればカウンタイニシ
ャライズ回路３１０によりカウンタイニシャライズ信号
３７０がアクティブとなってベースカウントレジスタ２
０１の内容がカレントカウントレジスタ２０２に再びロ
ードされる。出力イニシャライズ許可信号ＥＮＡＵＴＯ
がイニシャライズの禁止状態であればカウンタイニシャ
ライズ信号３７０はインアクティブとなり、ベースカウ
ントレジスタ２０１の内容は、ＣＰＵＩによる初期化が
実行され再び初期化信号ＩＮＩＴ信号が発生するまでカ
レントカウントレジスタ２０２の内容は変化しない。

ＴＣ信号２０４はまたフリップフロップ回路３４０に伝
えられ、ＴＣ信号２０４発生の一同毎にフリップフロッ
プ回路３４０の出力は反転する。

ここで、出力イニシャライズ許可信号ＥＮＡＵＴｏがイ
ニシャライズ許可状態でかつセレクタ回路３．５０がコ
ントロールレジスタ４００からの選択信号４２０により
モード選択されて、フリップフロップ回路３４０のレベ
ルによりＴＣ信号２０４発生をアドレスイニシャライズ
回路３００に伝えるか否かのモードである時には、フリ
ップ７ロツプ回路３４０の出力レベルによりアドレスイ
ニシャライズ信号３１０が制御される。

すなわち、フリップフロツブ回ｉｓ３４０の出力信号レ
ベルがアクティブの“１”の時にＴＣ信号２０４が発生
するとセレクタ回路３５０よりイニシャライズ信号がア
ドレスイニシャライズ回路３００に伝えられベースアド
レスレジスタ１０１の内容がカレントアドレスレジスタ
１０２にロードされる。フリップフロップ回路３４０の
出力がインアクティブの゛Ｏ″であればＴＣ信号′２：
０４が発生してもセレクタ回路３５０の出力はインアク
ティブとなり、アドレスイニシャライズ回路３００より
アドレスイニシャライズ信号３６０が発生しないのでカ
レントアドレスレジスタ１０２は先のＤＭＡ転送終了時
のアドレスの内容のまま変化しない。

セレクタ回路３５０が選択信号４２０によりモード選択
されて、ＴＣ信号２０４発生を直にアドレスイニシャラ
イズ回路３００に伝えるモードである時にはアドレスレ
ジスタイニシャライズ回路３００の動作はカウントイニ
シャライズ回路３１０と同様出力イニシャライズ許可信
号ＥＮＡｔＪＴｏによって制御され、出力イニシャライ
ズ許可信号ＥＮＡＵＴＯがイニシャライズの許可状態で
あればアドレスイニシャライズ回路３００によりアドレ
スイニシャライズ信号３６０がアクティブとなってベー
スアドレスレジスタ１０１の内容がカレントアドレスレ
ジスタ１０２に再びロードされる。出力イニシャライズ
許可信号ＥＮＡＵＴＯがイニシャライズの禁止状態であ
ればイニシャライズ信号３７０はインアクティブとなり
、べ一スアドレスレジスタ１０１の内容はＣＰＵによる
初期化が実行され再び初期化信号ＩＮＩＴが発生するま
でカレントアドレスレジスタ１０２の内容は変化しない
。

上記のようにカレントアドレスレジスタ１０２のイニシ
ャライズ制御はカレントカウントレジスタ２０２のイニ
シャライズ制御とは独立に制御できる。

従って、出力イニシャライズ許可信号ＥＮＡＵＴＯをア
クティブにし、選択信号４２０にてフリップフロップ回
路３４０の出力信号レベルによるイニシャライズ信号の
出力モードを選択しておくことで以下のようにＤＭＡ転
送が実行できる。

例えば、第２図に示すように、メモリ２０のエリアＡ１
及びエリアＡ２に対して、周辺装置からのデータをＤＭ
Ａ転送する場合を考える。ここでエリアＡ１とエリアＡ
２は連続したアドレスにマップされ、かつエリアＡ１と
エリアＡ２の大きさは等しくなっているものとする。

まず、ＣＰＵはＤＭＡ転送処理に先だってベースアドレ
スレジスタ１０１にエリアＡ１の先頭アドレスのデータ
を、ベースカウントレジスタ２０１にエリアＡ１のデー
タ数（例えばバイトデータの転送を行うときにはエリア
Ａ１の先頭アドレスから最終アドレスまでのデータバイ
ト数−１〉を書き込む． この時、初期化信号ＩＮＩＴがアクティブとなりカレン
トアドレスレジスタ１０２，カレントカウントレジスタ
２０２にはそれぞれベースアドレスレジスタ１０１．ベ
ースカウントレジスタ２０１の内容が書き込まれ、また
フリップフロップ回路３４０も初期化されて出力レベル
はインアクティブＯ′′になる． 周辺装置からの処理要求発生によりＤＭＡ転送が開始さ
れ、エリアＡ１の最終アドレスまでＤＭＡ転送が実行さ
れるとカウントデクリメンタ２０３にてボローが発生し
、ＴＣ信号２０４がアクティブとなる．出力イニシャラ
イズ許可信号ＥＮＡＵＴＯはアクティブであるからＴＣ
信号２０４発生によりカウンタイニシャライズ回路３１
０はカウンタイニシャライズ信号３７０を発生してカレ
ントカウントレジスタ２０２には再びベースカウントレ
ジスタ２０１の内容が書き込まれる。

一方、フリップフロップ回路３４０の出力はインアクテ
ィブ゜゜Ｏ゛゜であったからセレクタ回路３５０にてＴ
Ｃ信号２０４の発生はマスクされアドレスイニシャライ
ズ回路３００には伝わらない。このためカレントアドレ
スレジスタ１０２の内容はメモリ２０のエリアＡ１の最
終アドレス＋１、すなわちエリアＡ２の先頭アドレスを
指したまま変化しない．また、フリップフロップ回路３
４０はＴＣ信号２０４の発生により反転してアクティブ
１″となる。

この後に周辺装置から処理要求が発生しＤＭＡ転送実行
されるときには、今度はメモリ２０のエリアＡ２に対し
てＤＭＡ転送が実行される。エリアＡ２の最終アドレス
までＤＭＡ転送が実行されるとカウントデクリメンタ９
２０３にてボローが発生し、ＴＣ信号２０４がアクティ
ブとなる。ＴＣ信号２０４発生によりカウンタイニシャ
ライズ回路３１０はカウンタイニシャライズ信号３７０
を発生してカレントカウントレジスタ２０２には再びベ
ースカウントレジスタ２０１の内容が書き込まれる。ま
たフリップフロップ回路３４０の出力はアクティブ゜１
゛であったからセレクタ回路３５０にてＴＣ信号２０４
の発生がアドレスイニシャライズ回路３００に伝えられ
、カレントアドレスレジスタ１０２にペースレジスタ１
０１の内容が書き込まれる。ここでフリップフロップ回
路３４０はＴＣ信号２０４の発生により反転して再びイ
ンアクティブ“Ｏ″になる。

以下交互に繰り返しメモリ２０のエリアＡ１とエリアＡ
２の領域をデータバッファに使用してＤＭＡ転送が実行
される． 従って、本実施例においては、従来のＤＭＡコントロー
ラ４０に簡単な回路付加するだけで、ＴＣ信号発生後、
ＤＭＡ転送したメモリ２０領域内のデータをＣＰＵが処
理し終える以前に、周辺装置から新たな処理要求が発生
してＤＭＡ転送が開始されても先に転送を行ったメモリ
２０とは異なる領域にＤＭＡ転送を実行することが可能
である。

このためＣＰＵにより初期化されなくとも、連続してＤ
ＭＡ転送を実行することが可能で、高速に周辺装置の処
理要求に対応することができる。

第３図は本発明の第２の実施例を示すブロック図である
。

この実施例が第１の実施例と異なる点は、第１の実施例
のフリップフロツプ回路３４０の代りにカウント回路３
４１を設け、これに応じてセレクタ回路３５０をセレク
タ回路３５１に、選択信号４２０を選択信号４２１に変
更した点にある。

カウント回路３４１は、ＴＣ信号２０４の発生をカウン
トしており、このカウント回路３４１のビット信号が全
てセレクタ回路３５１に入力されている。

セレクタ回路３５１は選択信号４２１により選択された
、カウント回路３４１の任意のカウント値によりアドレ
スイニシャライズ回路３００にイニシャライズ信号を出
力することができ、このイニシャライズ信号によりカウ
ンタ回路３４１はイニシャライズされ゛Ｏ゜”になる。

ここでカウント回路３４１が２ビットである時には、選
択信号４２１とセレクタ回路３５１にて、ＴＣ信号２０
４発生の１回目から４回目まで任意の回数でアドレスイ
ニシャライズ回路３００にイニシャライズ信号を伝える
かが選択できる。

すなわち、第１の実施例では、第２図におけるメモリ２
０のエリアＡ１とエリアＡ２とを交互に使用するＤＭＡ
転送が可能であったが、第２の実施例では、セレクタ回
路３５１の選択信号４２１の設定により、エリアＡ２に
続く第３，第４のメモリエリアを含むメモリエリアを順
次繰り返し使用したＤＭＡ転送が可能になる。

このように、メモリ２０のＤＭＡ転送領域を多数エリア
を設け、これらの多数エリアを順次繰り返し使用したＤ
ＭＡ転送が可能なため、次のような応用が可能となる． 例えば、ＤＭＡ転送される総データ量が多いにも拘らず
、他の周辺装置の実行制御との制約から１回の割り込み
距離ルーチンの処理時間をできるだけ短縮しておく必要
があるシステムにおいては、ＴＣ信号による割り込み処
理（ＤＭＡ転送データの処理）においても多少時間で行
なうため１回の割り込みで扱う転送データ量を抑える必
要がある。

しかし、従来技術ではカウントレジスタに設定する１回
のＤＭＡ転送データ量を小さくして、ＴＣ信号による割
り込みの発生回数を増やすことになるため、繰り返し発
生する割り込み処理に伴うＣＰＵのオーバーヘッド、特
にＤＭＡコントローラの初期化処理と、ＣＰＵがデータ
を処理する以前にまた新たなＤＭＡ転送が発生する恐れ
があることによるＤＭＡ転送エリアのオーバーライト発
生、とが問題となる。

この実施例では、第１の実施例と同様に、ＴＣ信号発生
による割り込み処理ルーチン内ではＤＭＡコントローラ
初期化を実行する必要がなく、またセレクタ回路とカウ
ント回路によりＤＭＡ転送エリアを任意に複数設けてＤ
ＭＡ転送データの処理が可能であるから、上記のような
応用においても割り込み処理ルーチン内でのオーバーヘ
ッドを最少に抑え、またＤＭＡ転送データのオーバーラ
イトを防ぐことが可能となる。

なお、実施例において、カレントアドレスレジスタはイ
ンクリメントされるものとして説明したが、カレントア
ドレスレジスタをデクリメントする場合においても効果
は変わらない。また、ＴＣ信号の発生はカウンタデクリ
メンタのボロ一発生時として説明したがコンパレー夕等
を使用してカレントカウントレジスタが任意の値になっ
たときにＴＣ信号を発生させる場合においても同様の効
果を得ることができる。

〔発明の効果〕

以上、説明したように本発明は、ＣＰＵがＤＭＡコント
ローラを初期化せずとも、簡単な付加回路でＴＣ信号発
生後直ちに、先にＤＭＡ転送を行ったメモリとは異なる
領域にＤＭＡ転送を実行することが可能であるので、従
来のＤＭＡコントローラのように１チャンネルのＤＭＡ
転送処理のため２チャンネル分のハードウエアが必要と
なることはない。

またＣＰＵが割り込み処理等でＤＭＡ転送されたメモリ
領域のデータを処理し終える以前に周辺装置から新たな
処理要求が発生してＤＭＡ転送が開始される場合でも、
先のＤＭＡ転送データがオーバーライトされて破壊され
ることなく処理することができる。従ってＣＰＵがＤＭ
Ａコントローラをモニタをして、内部レジスタを初期化
するようなオーバーヘッドが不要となるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の動作を説明するためのメ
モリのエリア配置図、第３図は本発明の第２の実施例を
示すブロック図、第４図は従来のデータ転送処理回路及
びその周辺回路を含むブロック図である。 １０・・・ＣＰＵ、２０・・・メモリ、３０・・・周辺
装置、４０・・・ＤＭＡコントローラ、４１・・・ベー
スアドレスレジスタ、４２・・・カレントアドレスレジ
スタ、４３・・・アドレスインクリメンタ、４４・・・
ベースカウントレジスタ、４５・・・カレントカウント
レジスタ、４６・・・カウンタデクリメンタ、４７・・
・バス制御回路、４８・・・コントロールレジスタ、５
０・・・バス、１００・・・アドレスレジスタ、１０１
・・・ベースアドレスレジスタ、１０２・・・カレント
アドレスレジスタ、１０３・・・アドレスインクリメン
タ、１０４・・・パスバッファ、２００・・・カウント
レジスタ、２０１・・・ベースカウントレジスタ、２０
２・・・カレントカウントレジスタ、２０３・・・カウ
ントデクリメンタ、３００・・・アドレスイニシャライ
ズ回路、３１０・・・カウンタイニシャライズ回路、３
４０・・・フリップフロップ回路、３４１・・・カウン
ト回路、３５０，３５１・・・セレクタ回路、４００・
・・コントロールレジスタ．１００７１″ｌ／］＋ｉ：
；ｖｐ

Claims (1)

【特許請求の範囲】
1. メモリのデータ転送の先頭アドレスを記憶するベースア
   ドレスレジスタと、データ転送の実行時の前記メモリの
   アドレスを記憶するカレントアドレスレジスタと、転送
   データ数を記憶するベースカウントレジスタと、データ
   転送の残数を記憶するカレントカウントレジスタと、前
   記カレントアドレスレジスタ及びカレントカウントレジ
   スタの内容をデータ転送の実行ごとに更新する更新手段
   と、前記カレントカウントレジスタの内容が前記更新手
   段により更新されて所定の値になつたとき検出信号を発
   生する検出信号発生手段と、前記検出信号の発生回数を
   記憶する記憶手段と、前記検出信号により前記ベースア
   ドレスレジスタ及びベースカウントレジスタの内容をそ
   れぞれ対応して前記カレントアドレスレジスタ及びカレ
   ントカウントレジスタに転送する第一の転送手段と、前
   記検出信号により前記ベースカウントレジスタの内容の
   みを前記カレントカウントレジスタに転送する第二の転
   送手段と、前記記憶手段の記憶内容に基づいて前記第一
   の転送手段と前記第二の転送手段とを選択的に実行する
   実行手段とを有することを特徴とするデータ転送処理回
   路。