JPH0782447B2 - Ｄｍａデータ転送制御装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータ処理装置を経由せず、直接、データ記
憶装置と外部装置との間でデータ転送を行わせる制御を
行なうDMAデータ転送制御装置に関する。

（従来の技術） CPUの介在なしで外部装置、例えばディスク装置とメモ
リ装置との間でデータ転送制御を行なわせるデータ転送
制御装置はDMAユニットとして良く知られている。

第２図はDMAユニットを有する制御システムの一例を示
すブロック図である。図において、11はCPU、12はメモ
リ装置、13はディスク装置、14はこのディスク装置13の
I/Oコントローラ、15はDMAユニット、16はデータバス、
17はアドレスバスである。なお、図示しないがCPU11とD
MAユニット15との間、DMAユニット15とI/Oコントローラ
14との間、CPU11とメモリ装置12との間などにはリード
／ライト制御信号線やホールド、リクエスト信号線など
が設けられている。

このような構成の制御システムにおいて、CPU11の介在
なしにディスク装置13とメモリ装置12との間などでデー
タ転送を行なう場合にDMAユニット15が使用される。

ところで、DMAユニットを有する制御システムにおける
プログラム開発時のデバッグは、DMAユニットを必要に
応じて停止させて行なうようにしている。また、データ
転送領域を管理するOS（オペレーティングシステム）を
持つ制御システムでは、OS上でプログラムの開発を行な
うようにしている。

ところが、DMAユニットはいつでも停止できるとは限ら
ず、特に一定時間内にデータ処理を行なわなければなら
ないディスク装置や通信回線へのデータの入出力の場合
などは停止されることが不可能なことが多い。

また、小型の制御システムなどの場合にはOSを用いない
でプログラムサイズを小さくして高速に動作させること
が多かったり、または使用しているDMAユニットを考慮
したOSになっていないことが多い。

（発明が解決しようとする問題点） このように従来では、データ転送制御装置を含む制御シ
ステムにおいてプログラム開発時のデバッグが容易に行
なえないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータ転送制御装置を含む制御システ
ムにおいてプログラム開発時のデバッグを容易に行なう
ことができるDMAデータ転送制御装置を提供することに
ある。

［発明の構成］ （問題点を解決するための手段） この発明のDMAデータ転送制御装置は、データ処理装
置、外部記憶装置及びメモリ装置を有する制御システム
において外部記憶装置とメモリ装置との間でデータ転送
制御を行うDMAデータ転送制御装置であって、内部アド
レスバスと、転送先のデータ転送領域の先頭アドレス、
データ転送数及び最終アドレスをそれぞれ保持する第
１、第２及び第３の記憶手段と、転送先のデータ転送対
象アドレスを保持する第４の記憶手段と、プログラムの
デバックを行うモードを含む各種動作モードを保持する
第５の記憶手段と、上記内部アドレスバス上のアドレス
値と上記第１及び第３の記憶手段で保持されているアド
レス値とをそれぞれ比較する比較手段と、上記外部記憶
装置から読み出されるデータを上記メモリ装置の上記第
４の記憶手段で記憶されているデータ転送対象アドレス
に対応した領域に記憶させる制御を行い、このデータ記
憶動作が終了した後に上記第４の記憶装置で保持されて
いるデータ転送対象アドレスを増加させる制御を行った
後に再び上記外部記憶装置から読み出されるデータを上
記メモリ装置の上記第４の記憶手段で保持されているア
ドレスに対応した領域に記憶させる制御を行って上記メ
モリ装置の連続したアドレス領域に上記外部記憶装置か
ら読み出されるデータを順次記憶させると共に、上記第
５の記憶手段で保持されている動作モードがプログラム
のデバッグを行うモードのときで上記メモリ装置におけ
る一連のデータの記憶動作の途中もしくは一連のデータ
の記憶動作の終了直後で上記メモリ装置に対するデータ
アクセス要求が生じた際に、上記比較手段でこのデータ
アクセス要求に基づく上記内部アドレスバス上のアドレ
ス値と上記第１及び第３の記憶手段で保持されているア
ドレス値とが比較され、内部アドレスバス上のアドレス
値が上記第１及び第３の記憶手段で保持されているアド
レス値の範囲内にあるときにはプログラムにバグがある
ものとして上記データ処理装置に対して割込み信号を発
生する制御手段と、上記制御手段による割込み信号の発
生時に上記内部アドレスバス上のアドレス値を保持する
第６の記憶手段とから構成されている。

（作用） この発明のDMAデータ転送制御装置では、転送先のデー
タ転送領域の先頭アドレスを第１の記憶手段で、最終ア
ドレスを第３の記憶手段でそれぞれ保持し、各種動作モ
ードを第５の記憶手段で保持し、上記アドレスバス上の
アドレス値と上記第１及び第３の記憶手段で保持されて
いるアドレス値それぞれとを比較手段により比較し、ア
ドレスバス上のアドレス値が第１及び第３の記憶手段で
保持されている先頭アドレスと最終アドレスとの間に存
在する場合には、第５の記憶手段で保持されている各種
動作モード並びに上記データバス上の各種制御信号に基
づき制御手段でデータ処理装置に対する割込み信号を発
生し、この割込み信号の発生時に上記アドレスバス上の
アドレス値を第６の記憶手段に保持するようにしてい
る。そしてこの第６の記憶手段の保持アドレス値をプロ
グラムデバッグのためのデータとして使用するようにし
ている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係うDMAデータ転送制御装置（DMAユ
ニット）の構成を示すブロック図である。図において15
はこの発明のDMAユニットの本体であり、16、17は前記
第１図と同様のデータバス、アドレスバスである。この
発明のDMAユニット15内の内部データバス21及び内部ア
ドレスバス22はこのデータバス16、アドレスバス17とそ
れぞれ接続されている。

23は、前記CPU11から出力され、データバス16及び内部
データバス21を介して供給されるデータ転送先の先頭ア
ドレスを保持するデータ転送領域先頭アドレスレジスタ
である。

24は、前記CPU11から出力され、データバス16及び内部
データバス21を介して供給されるデータ転送数を保持す
るデータ転送数カウンタレジスタである。このデータ転
送数カウンタレジスタ24の保持内容は、後述するコント
ロール回路34に接続されたカウント指示信号線25の信号
に応じて１ずつ順次減少されるようになっている。

26は、データ転送アドレスをコントロール回路34に接続
されたアドレス入力指示信号線27の信号に応じて保持す
るデータ転送アドレスカウンタレジスタであり、このデ
ータ転送アドレスカウンタレジスタ26の保持アドレスは
上記カウント指示信号線25の信号に応じて１ずつ順次増
加されるようになっている。

28は、前記CPU11から出力され、データバス16及び内部
データバス21を介して供給され、デバッグを行なうモー
ドであるか、データリードモードであるかあるいはデー
タライトモードであるか、などの各種モードを保持する
モード保持レジスタである。このモード保持レジスタ28
の保持内容はモード信号入出力線29を介して上記コント
ロール回路34に送られる。また、この保持内容はコント
ロール回路34により必要に応じて書き直される。

30は上記内部アドレスバス22上のアドレス値を、上記コ
ントロール回路34に接続されたアドレス保持指示信号線
31の信号に応じて保持するアドレス値保持レジスタであ
る。

32は、上記データ転送数カウンタレジスタ24の保持内容
が０となる状態を検出する０検出回路である。この０検
出回路32の検出出力は信号線33を介してコントロール回
路34に送られる。

35は、上記データ転送領域先頭アドレスレジスタ23に保
持されている先頭アドレスに対し、上記データ転送数カ
ウンタレジスタ24で保持されているデータ転送数を加算
してデータ転送先の最終アドレスを算出する加算回路で
ある。この加算回路35で算出された最終アドレスはデー
タ転送領域最終アドレスレジスタ36に送られる。この最
終アドレスは、上記コントロール回路34に接続された書
込み制御信号線37の信号に基づき、このデータ転送領域
最終アドレスレジスタ36で保持される。

38は、上記データ転送領域先頭アドレスレジスタ23に保
持されている先頭アドレスと上記内部アドレスバス22上
のアドレスとの大小比較を行ない、内部アドレスバス22
上のアドレスが先頭アドレスと等しいかもしくは大きな
時に“1"レベルの信号を出力するアドレス大小比較回路
である。

39は、上記データ転送領域最終アドレスレジスタ36に保
持されている最終アドレスと上記内部アドレスバス22上
のアドレスとの大小比較を行ない、内部アドレスバス22
上のアドレスが最終アドレスと等しいかもしくは小さな
時に“1"レベルの信号を出力するアドレス大小比較回路
である。なお、このアドレス大小比較回路39及び上記ア
ドレス大小比較回路38それぞれにおける比較動作は、上
記コントロール回路34に接続された比較動作指示信号線
40の信号に応じて行われる。

41は上記両アドレス大小比較回路38、39の出力が供給さ
れるAND回路であり、このAND回路41の出力はメモリアク
セス信号線42を介して前記コントロール回路34に送られ
る。

上記コントロール回路34には上記した種々の信号線の他
に、データ転送要求信号線43、データ転送許可信号線4
4、バス使用権要求信号線45、バス使用権許可信号線4
6、前記第１図のI/Oコントローラ14と接続されたリー
ド、ライト制御信号線47,48、前記第２図のメモリ装置1
4と接続されたリード、ライト制御信号線49,50、I/Oコ
ントローラ14もしくはメモリ装置14と接続された応答信
号入力線51及び前記第１図のCPU11と接続された割込み
信号線52がそれぞれ設けられている。

次に上記のような構成において、第２図のディスク装置
13からメモリ装置12にデータ転送を行なう際に発生する
プログラムの不具合（バグ）を発見する場合の動作を例
にして説明する。

まずCPU11（第２図）はデータ転送の準備として、メモ
リ装置12（第２図）のデータ転送領域の先頭アドレスを
出力する。この先頭アドレスはデータバス16及び内部デ
ータバス21を介してデータ転送領域先頭アドレスレジス
タ23に送られ、保持される。次にCPU11はデータ転送数
を出力する。このデータ転送数はデータ転送数カウンタ
レジスタ24に送られ、同様に保持される。さらにCPU11
はI/Oコントローラ14（第２図）に対し、データ読み取
りに必要な各種コマンド、データなどを送る。このよう
な操作によりデータ転送の準備が終了する。

次に、CUP11はデバッグに必要なデータを得るため、DMA
ユニット15の動作モードデータを出力する。このモード
とは例えば、DMAユニット15でプログラムデバッグのた
めにデータを得るか否かなどのモードであり、このよう
なモードの他に前記ディスク装置13からのリードもしく
はディスク装置13へのライトなどの区別を行なうモード
などがある。このモードデータはデータバス16及び内部
データバス21を介してモード保持レジスタ28に送られ、
保持される。このような操作によりデバッグのための準
備が終了する。

他方、DMAユニット15内では、データ転送領域先頭アド
レスレジスタ23に先頭アドレスが、データ転送数カウン
タレジスタ24にデータ転送数がそれぞれ保持されると、
この二つのレジスタの内容が加算回路35に送られ、ここ
でデータ転送領域の最終アドレスが計算される。この加
算回路35の動作が終了するのを待ってコントロール回路
34から書込み制御信号が信号線37に出力され、これによ
り最終アドレスがデータ転送領域最終アドレスレジスタ
36で保持される。またデータ転送領域先頭アドレスレジ
スタ23に保持された先頭アドレスがデータ転送アドレス
カウンタレジスタ26に送られる。また、コントロール回
路34からアドレス入力指示信号が信号線27に出力され、
これにより先頭アドレスが最初のデータ転送アドレスと
してデータ転送アドレカウンタレジスタ26に保持され
る。

次にコントロール回路34は信号線47ないし50を使用して
前記I/Oコントローラ14、メモリ装置12のリード、ライ
ト制御を行ない、データ転送アドレスカウンタレジスタ
26で保持されている最初のアドレス（先頭アドレス）に
対応したメモリ装置12の領域にディスク装置13からの読
出しデータを記憶させる。

メモリ装置12におけるデータの記憶が完了すると１単位
のデータ転送、すなわち書込みサイクルが終了する。そ
してメモリ装置12からの応答信号が応答信号入力線51を
介してコントロール回路34に入力される。

この応答信号が入力すると、コントロール回路34はカウ
ント指示信号線25に信号を出力する。この信号が入力す
ることにより、データ転送数カウンタレジスタ24の保持
内容が１だけ減少される。他方、データ転送アドレスカ
ウンタレジスタ26の保持内容が１だけ増加され、データ
転送を行なうべきメモリ装置12の次のアドレスがこのレ
ジスタ26に保持される。この後は、このレジスタ26で保
持されている新たなアドレスに対応したメモリ装置12の
領域にディスク装置13からの読出しデータの書込みを行
なう次の書込みサイクルが実行される。以下、同様な動
作が繰返し行われることにより、メモリ装置12の領域に
ディスク装置13からの読出しデータの書込みが順次実行
される。

なお図示していないが、あるデータ転送モードによって
は、ディスク装置13のI/Oコントローラ14からのデータ
転送要求信号線43がノンアクティブにされると、DMAユ
ニット15はバス使用権要求信号線45をノンアクティブに
してバスの使用権にCPU11を返すようにする。

このようにしてディスク装置13からの読出しデータがメ
モリ装置12に転送されているときに、Ｏ検出回路32はデ
ータ転送数カウンタレジスタ24の保持内容がＯとなる状
態を検出する。この状態が検出されると信号線33がアク
ティブにされ、所定数のデータ転送が完了したことがコ
ントロール回路34に知らされる。

このようにCPU11で指定された領域へのデータ転送が終
了すると、この領域に対しCPU11もしくは他の装置から
の読み出しアクセスが行われるのが普通である。このよ
うなアクセスの前にデータの書込み動作が行われる場合
には、通常、プログラムに欠陥すなわちバグがあると考
えてよい。

ここでDMAユニット15内では、ディスク装置13からメモ
リ装置12に対するデータ転送動作の途中もしくはデータ
転送動作の終了直後に、CPU11などがバスの使用権を得
てメモリ装置12に対してアクセスを行なうと、コントロ
ール回路34はメモリ装置12と接続されているライト制御
信号線50、データ転送許可信号線44、バス使用権利要求
信号線45などの信号と、上記モード保持レジスタ28で保
持されているモードデータに応じて、比較動作指示信号
線40をアクティブにする。これにより、アドレス大小比
較回路38、39が動作する。そして、プログラムに上記の
ようなバグが存在する場合、CPU11などがバスの使用権
を得てメモリ装置12に対してアクセスを行う際に、この
ときの内部アドレスバス22上のアドレスがレジスタ23及
び36に保持されているアドレスの範囲内の値となる。こ
のときAND回路41の出力は“1"レベルすなわちアクティ
ブにされる。このAND回路41の出力がメモリアクセス信
号線42を介して前記コントロール回路34に送られる。こ
の信号線42がアクティブにされることにより、コントロ
ール回路34はメモリ装置12に対するデータの書込みが発
生していると判断し、割込み信号線52を通じてCPU11に
割込み要求を発生する。またコントロール回路34は、こ
の割込み要求の発生と同時にアドレス保持指示信号線31
をアクティブにして、内部アドレスバス22上のアドレス
値を上記アドレス値保持レジスタ30で保持させる。

また、上記のようなデータ書込み動作の前にこの領域へ
の読み出し動作があった場合にはプログラムにはバグが
存在していないものとして、コントロール回路34はモー
ド保持レジスタ28で保持されているデータ転送直後とい
うフラグをモードデータ信号線29を介してクリアする。
これにより、この後に発生するメモリ装置12のデータ領
域に対するアクセスでは上記のような割込み要求は発生
されない。

このように上記実施例装置では、データ転送動作の任意
のタイミングで停止させることができないデータ転送対
象、例えば上記のようなディスク装置などを有するDMA
ユニットを含む制御システムにおいて、プログラムの開
発時のデバッグを行なう際に、プログラム処理を中断さ
せずに他の装置からのアクセスをある条件の下で検出す
ることができる。そしてプログラムの誤動作の原因とな
るアドレス値がレジスタ30に保持される。なお、ある条
件とは、例えば一度もCPU11からのアクセスなしに再度
データの転送が行われたり、CPU11からの読み出しアク
セスが行われずに書込まれた領域への再書き込みが行わ
れることをチェックする条件である。プログラムによっ
ては種々の条件が必要と考えられるが、この実施例装置
により実現できる上記のような条件でも十分にプログラ
ムデバッグに必要なデータが得られ、デバッグの効率が
大幅に向上するものである。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例え
ば、上記実施例装置ではレジスタ36に保持すべき内容を
加算回路35を用いて得るようにしているが、これは先頭
アドレスと同様に直接、CPU11から供給するようにして
もよい。このようにするとDMAユニット15の内部構成を
簡単化することができる。またメモリ装置12に対してデ
ータの書込み動作が終了した後、データ転送アドレスカ
ウンタレジスタ26の保持内容を１だけ増加する場合につ
いて説明したが、これはメモリ構成やデータバス16のビ
ット数などに応じて適宜設定することができる。またさ
らに、アドレス値保持レジスタ30を特に設けず、CPU11
に対する割込み要求の発生時の内部アドレスバス22上に
アドレスをデータ転送アドレスカウンタレジスタに保持
するように構成してもよい。

［発明の効果］ 以上説明したようにこの発明によれば、DMAデータ転送
制御装置を含む制御システムにおいてプログラム開発時
のデバッグを容易に行なうことができるDMAデータ転送
制御装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は制御システムの一例を示すブロック図である。 11……CPU、12……メモリ装置、13……ディスク装置、1
4……I/Oコントローラ、15……DMAユニット、16……デ
ータバス、17……アドレスバス、21……内部データバ
ス、22……内部アドレスバス、23……データ転送領域先
頭アドレスレジスタ、24……データ転送数カウンタレジ
スタ、26……データ転送アドレスレジスタ、28……モー
ド保持レジスタ、30……アドレス値保持レジスタ、32…
…Ｏ検出回路、34……コントロール回路、35……加算回
路、36……データ転送領域最終アドレスレジスタ、38,3
9……アドレス大小比較回路、41……AND回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ処理装置、外部記憶装置及びメモリ
   装置を有する制御システムにおいて外部記憶装置とメモ
   リ装置との間でデータ転送制御を行うDMAデータ転送制
   御装置であって、内部アドレスバスと、転送先のデータ
   転送領域の先頭アドレス、データ転送数及び最終アドレ
   スをそれぞれ保持する第１、第２及び第３の記憶手段
   と、転送先のデータ転送対象アドレスを保持する第４の
   記憶手段と、プログラムのデバッグを行うモードを含む
   各種動作モードを保持する第５の記憶手段と、上記内部
   アドレスバス上のアドレス値と上記第１及び第３の記憶
   手段で保持されているアドレス値とをそれぞれ比較する
   比較手段と、上記外部記憶装置から読み出されるデータ
   を上記メモリ装置の上記第４の記憶手段で記憶されてい
   るデータ転送対象アドレスに対応した領域に記憶される
   制御を行い、このデータ記憶動作が終了した後に上記第
   ４の記憶手段で保持されているデータ転送対象アドレス
   を増加させる制御を行った後に再び上記外部記憶装置か
   ら読み出されるデータを上記メモリ装置の上記第４の記
   憶手段で保持されているアドレスに対応した領域に記憶
   される制御を行って上記メモリ装置の連続したアドレス
   領域に上記外部記憶装置から読み出されるデータを順次
   記憶させると共に、上記第５の記憶手段で保持されてい
   る動作モードがプログラムのデバックを行うモードのと
   きで上記メモリ装置における一連のデータの記憶動作の
   途中もしくは一連のデータの記憶動作の終了直後で上記
   メモリ装置に対するデータアクセス要求が生じた際に、
   上記比較手段でこのデータアクセス要求に基づく上記内
   部アドレスバス上のアドレス値と上記第１及び第３の記
   憶手段で保持されているアドレス値とが比較され、内部
   アドレスバス上のアドレス値が上記第１及び第３の記憶
   手段で保持されているアドレス値の範囲内にあるときに
   はプログラムにバグがあるものとして上記データ処理装
   置に対して割込み信号を発生する制御手段と、上記制御
   手段による割込み信号の発生時に上記内部アドレスバス
   上のアドレス値を保持する第６の記憶手段とを具備した
   ことを特徴とするDMAデータ転送制御装置。