JPH0424836A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ パイプライン処理を行うマイクロプロセッサに関し、 所定のアドレスに対してオペランドアクセスをした場合
には、このオペランドアクセスに係る命令の実行後、割
込み処理を行うとする場合において、前記命令の次命令
のオペランドアクセスを禁止し、かかる次命令のオペラ
ンドアクセスの対象がＦＩＦＯレジスタ等、読出しによ
って、その内容が変化してしまうような記憶手段の場合
であっても、その内容を前記次命令実行前の状態に維持
することができるようにし、割込み処理後、前記次命令
から命令を再実行する場合に、次命令を正しいデータに
よって処理できるようにすることを目的とし、 オペランドアクセスが予め設定されている所定のアドレ
スに対して行われた場合には、これに応答して、割込み
を起動する手段と、前記所定のアドレスに対するオペラ
ンドアクセスが完了した時に、後のオペランドアクセス
を禁止する手段とを設けて構成する。

［産業上の利用分野］ 本発明はパイプライン処理を行うマイクロプロセッサに
関する。

近年、マイクロプロセッサは、大規模化、高機能化して
おり、複雑で大規模なデータ処理を行うようになってき
ている。このため、必要とされるプログラムも大規模化
しており、その開発が難しくなってきている。そこで、
プログラムの開発を支援するための機能をマイクロプロ
セッサに内蔵させることが提案されている。かかる機能
の１つに、いわゆるブレーク機能がある。これは、任意
に設定されたアドレスに対してアクセスが行われた場合
、その時点でプログラムを止めて、割込みを発生させ、
ブレークポイント対象命令（ブレークポイントとされた
命令）の実行終了時点での状態を確認するため等に利用
されるものである。かかるブレーク機能は、パイプライ
ン処理を行うマイクロプロセッサにおいても、なんら支
障なく実現されることが要求される。

［従来の技術］ 従来、マイクロプロセッサとして第４図にその要部を示
すようなものが提案されている。

図中、１は読み出した命令を一時格納する命令レジスタ
、２は命令レジスタ１に格納された命令をデコードする
命令デコーダ、３は命令デコーダ２によってデコードさ
れた命令に基づいてアドレス計算回路４を制御するアド
レス計算制御回路であって、アドレス計算回路４は、オ
ペランドアドレスを計算する回路である。また、アドレ
ス計算制御回路３は、外部に対してアクセスの必要があ
る場合には、バス制御回路５に対して読出し指示信号を
出力することによって読出しの指示を行う回路でもある
。

また、６は演算に必要なマイクロ命令を格納するマイク
ロＲＯＭ、７はマイクロＲＯＭ６から読み出されたマイ
クロ命令に基づいて演算回路８を制御する演算制御回路
であって、演算回路８は、命令の実行たる演算を行う回
路である。また、演算制御回路７は、外部に対してアク
セスの必要がある場合には、バス制御回路５に対して書
込み指示信号を出力することにより書込みの指示を行う
回路でもある。

また、９はブレークポイント判定回路、１０は割込み制
御回路であり、これらブレークポイント判定回路９及び
割込み制御回路１０は、ブレーク機能を実現するための
回路である。

ここに、ブレークポイント判定回路９は、ブレークポイ
ントアドレス（ブレークポイントとして設定されたアド
レス）を格納するためのレジスタを内蔵しており、アド
レス計算回路４から出力されるオペランドアドレスを取
り込み、このオペランドアドレスがブレークポイントア
ドレスと一致するか否かを判定し、一致する場合には、
ブレークポイント・ヒツト信号を割込み制御回路１０に
供給するように構成されている。

また、割込み制御回路１０は、ブレークポイント判定回
路９から供給されるブレークポイント・ヒツト信号に応
答して、実行キャンセル指示信号（次ステージの動作を
キャンセルすることを指示する信号）を命令デコーダ２
、アドレス計算制御回路３、マイクロＲＯＭ６に供給し
、割込み処理を起動させる回路である。

かかる従来のマイクロプロセッサにおいては、パイプラ
イン処理は、例えば、第５図に示すように行われる。

図中、ＤＣは命令のデコード、ＡＣはアドレス計算、Ｍ
ｉはマイクロ命令の読出し、ＯＥは命令の実行、ＯＷは
結果の書込み、ＯＦはオペランドの読出しの各動作を示
しており、また、語尾に付された数字は命令の種類を示
している６例えば、ＤＣＩ〜ＯＷＬは命令１についての
動作、ＤＣ２〜ＯＥ２は命令２についての動作を示して
いる。

更に詳しく説明すると、ＤＣステージにおいては、命令
レジスタ１に一時格納されている命令のデコードが命令
デコーダ２によって行われる。

ＡＣステージにおいては、アドレス計算制御回路３によ
るアドレス計算回路４の操作によりオペランドアドレス
が計算される。ここに、外部アクセスが必要な場合には
、アドレス計算制御回路３からバス制御回路５に対して
読出しの指示が出される。

Ｍｉステージにおいては、マイクロＲＯＭ６からのマイ
クロ命令の読出しが行われる。ここに、ＡＣステージに
おいて、アドレス計算制御回路３からバス制御回路５に
対して読出しの指示が出されていると、このＭｉステー
ジに同期して、アドレス計算回路４から出力されるオペ
ランドアドレスによるオペランド読出しが行われる。

ＯＥステージにおいては、マイクロ命令に基づ゛く演算
制御回路７による演算回路８の操作により命令の内容が
実行される。ここに、演算結果を外部に書込む場合には
、演算制御回路７からバス制御回路５に対して書込みの
指示が出される。

ＯＷステージにおいては、演算回路８による演算の結果
が主記憶等に書込まれる６ また、かかる従来のマイクロプロセッサにおいては、ブ
レーク機能は、例えば、第６図に示すように実現される
。

この第６図は、命令１におけるオペランド読出しく０Ｆ
Ｉ）でブレークポイントがヒツトした場合（オペランド
アドレスとブレークポイントアドレスとが一致した場合
）を示している。この場合には、ＯＦＩの終了後、ブレ
ークポイント判定回路９から割込み制御回路１０に対し
てブレークポイント・ヒツト信号が供給され、割込み制
御回路１０は、このブレークポイント・ヒツト信号に応
答して、命令１について命令実行後（ＯＥＩステージ終
了後）、実行キャンセル指示信号を命令デコーダ２、ア
ドレス計算制御回路３及びマイクロＲＯＭ６に対して供
給し、命令の実行をキャンセルさせる。したがって、こ
の例の場合には、ｏＷ１ステージの終了と共に割込み処
理が開始される（　Ｄ　Ｃ＋ＮｔｔＲＲｕｐｔ　°“）
。

［発明が解決しようとする課題］ ところで、かかる従来のマイクロプロセッサにおいては
、第６図例に示すように、例えば、命令１の実行処理を
もって、それ以降の命令の実行をキャンセルした場合、
次命令である命令２については、オペランド読出しく０
Ｆ２）が終了しており、ＯＥ２をキャンセルすることに
なる。即ち、かかる従来のマイクロプロセッサにおいて
は、ブレークポイント対象命令の次命令についても、オ
ペランドの読出しが行われてしまうことになる。

ここに、この命令２のオペランド読出し対象がメモリ等
の記憶装置である場合には、読出しにより、その記憶内
容は変化しないので、ブレークポイント対象命令までの
動作確認を行うことは可能である。

しかしながら、この第４図従来例のマイクロプロセッサ
が第７図に示すようにＦＩＦＯレジスタ１１と接続され
ており、命令２のオペランド読出し対象がＦＩＦＯレジ
スタ１１である場合には、実行をキャンセルした命令２
のオペランド読出しく０Ｆ２）によって、ＦＩＦＯレジ
スタ１１の内容は変化してしまう。このため、ブレーク
ポイント対象命令の実行終了後の状態を正しく確認する
ことができないという問題点があった。なお、第７図に
おいて、１２は第４図従来例のマイクロプロセッサ、１
３は主記憶、１４はデコーダである。

また、このように、ＦＩＦＯレジスタ１１の内容がブレ
ークによって変化してしまうと、割り込み処理の後、命
令２から実行を再開する場合に、ＯＦ２によって読出す
べきデータが本来読出すべきデータと異なってしまい、
命令２を正しいデータによって処理することができない
という問題点もあった。

本発明は、かかる点に鑑み、所定のアドレスに対してオ
ペランドアクセスをした場合には、このオペランドアク
セスに係る命令の実行後、割込み処理を行うとする場合
において、前記命令の次命令のオペランドアクセスを禁
止し、かかる次命令のオペランド読出し対象がＦＩＦＯ
レジスタ等、読出しによって、その内容が変化してしま
うような記憶手段の場合であっても、その内容を前記次
命令実行前の状態に維持することができるようにし、割
込み処理後、前記次命令から命令を再実行する場合に、
次命令を正しいデータによって処理できるようにしたマ
イクロプロセッサを提供することを目的とする。

［課題を解決するための手段］ 本発明によるマイクロプロセッサは、パイプライン処理
を行うマイクロプロセッサにつき、オペランドアクセス
が予め設定されている所定のアドレスに対して行われた
か否かを判定する手段と、オペランドアクセスが所定の
アドレスに対して行われた場合には、これに応答して、
割込みを起動する手段と、前記所定のアドレスに対する
オペランドアクセスが完了した時に、後のオペランドア
クセスを禁止する手段とを設けて構成される。

［作用コ 本発明によれば、所定のアドレスに対するオペランドア
クセスが完了した時に、後のオペランドアクセスは禁止
されるので、所定のアドレスに対してオペランドアクセ
スをした場合には、このオペランドアクセスに係る命令
の実行後、割込み処理を行うとする場合において、前記
命令の次命令のオペランドアクセスを禁止し、かかる次
命令のオペランド読出し対象がＦＩＦＯレジスタ等、読
出しによって、その内容が変化してしまうような記憶手
段の場合であっても、その内容を前記次命令実行前の状
態に維持することができる。したがって、割込み処理後
、前記次命令から命令を再実行する場合に、次命令を正
しいデータによって処理することができる。

［実施例］ 以下、第１図〜第３図を参照して、本発明の一実施例に
つき説明する。なお、第１図において第４図に対応する
部分には同一符号を付し、その重複説明は省略する。

第１図は、本発明の一実施例の要部を示す図であって、
本実施例が第４図従来例と異なる点は、ブレークポイン
ト判定回路１５の構成及びバス制御回路１６の構成であ
る。

ブレークポイント判定回路１５は、第２図に示すように
、ラッチ回路１７と、レジスタ１８と、比較回路１９と
、ブレークポイント・ヒツト信号発生回路２０と、オペ
ランドアクセス・キャンセル指示信号発生回路２１とを
設けて構成されている。

ここに、ラッチ回路１７は、アドレス計算回路４から出
力されたオペランドアドレスをラッチするものである。

また　レジスタ１８は、ブレークポイントアドレスを格
納するものであって、プログラムによって所望のブレー
クポイントアドレスを格納することができる。

また、比較回路１９は、ラッチ回路１７にラッチされた
オペランドアドレスとレジスタ１８に格納されたブレー
クポイントアドレスとを比較するものであって、これら
が一致した場合には、一致検出信号をブレークポイント
・ヒツト信号発生回路２０及びオペランドアクセス・キ
ャンセル指示信号発生回路２１に供給するものである。

なお、ブレークポイント・ヒツト信号発生回路２０は、
比較回路１９からの一致検出信号に応答して、ブレーク
ポイント・ヒツト信号を発生して、これを割込み制御回
路１０に供給するものである。

また、オペランドアクセス・キャンセル指示信号発生回
路２１は、比較回路１９からの一致検出信号に応答して
、オペランドアクセス・キャンセル指示信号を発生して
、これをバス制御回路１６に供給するものである。

即ち、本実施例において、ブレークポイント判定回路１
５は、アドレス計算回路４がら出力されるオペランドア
ドレスがブレークポイントアドレスに一致した場合には
、次サイクルで、ブレークポイント・ヒツト信号を割込
み制御回路１０に供給すると共に、オペランドアクセス
・キャンセル指示信号をバス制御回路１６に供給するよ
うに構成されている。

また、バス制御回路１６は、オペランドアクセス・キャ
ンセル指示信号に応答してブレークポイント対象命令の
次命令のオペランド読出しを禁止するように構成されて
いる。その他については、第４図従来例と同様に構成さ
れている。

第３図は、本実施例におけるブレーク動作を説明するた
めのタイムチャートであって、第６図の場合と同様に、
命令ｌにおけるオペランド読出しくＯＦ　１　）でブレ
ークポイントがヒツトした場合の例を示している。

このように、命令１におけるオペランド読出しくＯＦ　
１　）でブレークポイントがヒツトした場合には、ブレ
ークポイント判定回路１５は、ｏＦｌの次サイクルで、
オペランドアクセス・キャンセル指示信号をバス制御回
路１６に供給すると共にブレークポイント・ヒツト信号
を割込み制御回路１０に供給する。この結果、バス制御
回路１６は・命令２のオペランド読出しくＯＦ２＞を禁
止し、また、割込み制御回路１０は、命令１について命
令実行後（ＯＥＩステージ終了後）、実行キャンセル指
示信号を命令デコーダ２、アドレス計算制御回路３、マ
イクロＲＯＭ６に対して供給し、命令の実行をキャンセ
ルさせ、○Ｗ１ステージが終了した後、直ちに、又は、
ウェイトが必要な場合は、それが終了した後、直ちに、
割込み処理を開始させる。

したがって、命令２のオペランド読出し対象がＦＩＦＯ
レジスタ等、読出しによって、その内容が変化してしま
うような記憶手段の場合であっても、その内容を命令２
の実行前の状態に維持することができる。この結果、ブ
レークポイント対象命令である命令１の実行終了時点で
の状態を正しく確認することができると共に、割込み処
理後、命令２から命令を再実行する場合に、この命令２
を正しいデータによって処理することができる。

［発明の効果］ 以上のように、本発明によれば、所定のアドレスに対す
るオペランドアクセスが完了した時に、後のオペランド
アクセスは禁止されるので、所定のアドレスに対してオ
ペランドアクセスをした場合には、このオペランドアク
セスに係る命令の実行後、割込み処理を行うとする場合
において、前記命令の次命令のオペランドアクセスを禁
止し、かかる次命令のオペランド読出し対象がＦＩＦ○
゛レジスタ等、読出しによって、その内容が変化してし
まうような記憶手段の場合であっても、その内容を前記
次命令実行前の状態に維持することができ、この結果、
割込み処理後、前記次命令から命令を再実行する場合に
、次命令を正しいデータによって処理することができる
。

【図面の簡単な説明】

第１図は本発明によるマイクロプロセッサの一実施例の
要部を示すブロック図、 第２図は本発明の一実施例を構成するブレークポイント
判定回路を示すブロック図、 第３図は本発明の一実施例におけるブレーク動作を説明
するためのタイムチャート、 第４図は従来のマイクロプロセッサの要部を示すブロッ
ク図、 第５図はパイプライン処理動作を説明するためのタイム
チャート、 第６図は第４図従来例のマイクロプロセッサにオケルフ
レーク動作を説明するためのタイムチャート、 第７図はデータ処理システムの一例の要部を示すブロッ
ク図である。 １５・・・ブレークポイント判定回路 １６・・・バス制御回路

Claims (3)

【特許請求の範囲】
1. （１）パイプライン処理を行うマイクロプロセッサであ
   って、オペランドアクセスが予め設定されている所定の
   アドレスに対して行われたか否かを判定する手段と、オ
   ペランドアクセスが所定のアドレスに対して行われた場
   合には、これに応答して、割込みを起動する手段と、前
   記所定のアドレスに対するオペランドアクセスが完了し
   た時に、後のオペランドアクセスを禁止する手段とを設
   けて構成されていることを特徴とするマイクロプロセッ
   サ。
2. （２）前記オペランドアクセスが所定のアドレスに対し
   て行われたか否かを判定する手段は、前記所定のアドレ
   スをプログラム可能なレジスタに格納し、該レジスタを
   利用してオペランドアクセスが前記所定のアドレスに対
   して行われたか否かを判定できるように構成されている
   ことを特徴とする請求項１記載のマイクロプロセッサ。
3. （３）前記割込みの要因が発生した時から割込み処理が
   起動されるまでの間のオペランドアクセスを強制的に禁
   止することを特徴とする請求項１又は２記載のマイクロ
   プロセッサ。