JPS6146857B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプグラム制御式データ処理
装置、特に、垂直型マイクロ命令を処理する。マ
イクロプロセツサを利用したマイクロプログラム
制御式データ処理装置に関する。

一般に、垂直型マイクロ命令は、演算制御とシ
ーケンス制御とが別々の命令として保有されてい
るもので、これらは基本命令部に含まれ、この他
に演算制御あるいはシーケンス制御のいずれかと
同時併行的に処理するための付加命令部を含むも
のがある。

これに対し、水平型マイクロ命令は、演算制御
およびシーケンス制御が単一の命令に含まれ、同
時併行的に処理される。

集積回路技術の目覚しい発展により、高性能な
マイクロプロセツサが出現し、データ処理装置へ
の応用が盛んである。

１チツプマイクロプロセツサは、一般に、垂直
型命令形体を持ち、シーケンス制御と演算制御を
１ステツプで同時に実行できない。

このようなマイクロプロセツサで、外部回路を
制御する場合には、入出力を行なうマイクロ命令
を実行することにより、制御は可能だが第１図に
示した様にマイクロプロセツサが処理する基本命
令部に外部回路を制御するための付加命令を付加
して、マイクロプロセツサが実行するシーケンス
制御または演算制御のいずれか並行して、同時に
外部回路を可能とし、性能向上を図つた例は、既
に知られている。

従来のマイクロプログラム制御式データ処理装
置は、演算制御およびシーケンス制御の多くとも
１つを有する基本命令部を含む複数のマイクロ命
令を記憶する記憶装置と、前記基本命令部に応じ
た処理を行ない次に実行すべきマイクロ命令のア
ドレスを示すアドレス情報を出力して次のマイク
ロ命令を前記記憶装置から読み出させるプロセツ
サとで構成される。

しかしながら、マイクロプロセツサにおける演
算制御と、外部回路の制御を同時に行なうだけで
は不十分である。通常、制御プログラムの30〜40
％はシーケンス制御のための分岐命令であること
から、演算制御、外部回路制御と同時にシーケン
ス制御を実行可能とすれば、マイクロプロセツサ
が有する能力をより向上させることができるが、
この場合にはマイクロプロセツサを水平型マイク
ロ命令を処理するものとしなければならない。

すなわち、従来のマイクロプログラム制御式デ
ータ処理装置は、演算制御とシーケンス制御を多
くとも１つ有する基本命令部を含む垂直型マイク
ロ命令を処理するマイクロプロセツサを含んでい
るので、演算制御とシーケンス制御は別個のマイ
クロ命令として処理されるため、処理時間がかか
るという欠点があつた。

本発明の目的は、垂直型マイクロ命令を処理す
るマイクロプロセツサを含んでいながら、処理時
間が短縮できるマイクロプログラム制御式データ
処理装置を提供することにある。

すなわち、本発明の目的は、第２図に示す様に
マイクロプロセツサが処理するプロセツサ用フイ
ールドからなる基本命令部に、付加命令部とし
て、外部回路制御フイールド以外に、シーケンス
制御フイールドを設けることにより、マイクロプ
ロセツサの内部演算制御、格外部回路制御と同時
にシーケンス制御が可能となり、マイクロプロセ
ツサが有する能力以上の性能を引出したマイクロ
プログラム制御式データ処理装置を提供すること
にある。

本発明のマイクロプログラム制御式データ処理
装置は、演算制御およびシーケンス制御の多くと
も１つを有する基本命令部とアドレス選択ビツト
および第１のアドレス情報を含む付加命令部とか
らなる複数のマイクロ命令を記憶する記憶装帯置
と、前記基本命令部に応じた処理を行ない次に実
行すべき前記マイクロ命令のアドレスを示す第２
のアドレス情報を出力するマイクロプロセツサ
と、 前記第１のアドレス情報に従つて次に実行すべ
き前記マイクロ命令のアドレスを示す第３のアド
レスス情報を生成するマイクロ命令アドレス生成
装置と、 前記第２のアドレス情報と前記第３のアドレス
情報との一方を前記アドレス選択ビツトに従つて
選択して第４のアドレス情報として出力しこの第
４のアドレス情報にもとづいて前記記憶装置に格
納した前記マイクロ命令を読み出させるためのマ
イクロ命令アドレス選択回路とを含んで構成され
る。

すなわち、本発明のマイクロプログラム制御式
データ処理装置は、基本命令部を処理するマイク
ロプロセツサと、 次に実行すべきマイクロ命令の第１のアドレス
情報とこの第１のアドレス情報から生成される第
３のアドレス情報か、前記マイクロプロセツサが
出力する第２のアドレス情報のいずれかを使用す
るかの情報を示すアドレス選択ビツトを有する付
加命令部と前記基本命令部とを組合せて構成され
るマイクロ命令を収容する記憶装置と、 前記記憶装置から読み出したマイクロ命令の基
本命令部を前記マイクロプロセツサに与える手段
と、 前記付加命令部に含まれる第１のアドレス情報
により第３のアドレス情報を生成するマイクロ命
令アドレス生成装置と、 前記アドレス選択ビツトにより、次に実行すべ
きマイクロ命令のアドレスとして、前記マイクロ
プロセツサが出力する第２のアドレス情報か、前
記マイクロ命令アドレス生成装置が出力する第３
のアドレス情報を選択するマイクロ命令アドレス
選択手段とを含んで構成される。

次に、本発明の実施例について、図面を参照し
て説明する。

第３図は本発明の一実施例を示すブロツク構成
図である。

第４図ａは第２図に示す付加命令の形式を示す
命令形式図第３図に示す実施例で処理される。

F₁は命令タイプを示し、Ｓはアドレス選択択
ビツト、F₂は命令タイプF₁と組合わせて用いら
れるシーケンス制御指定、F₁は命令タイプF₁と
組合せて用いられる外部回路制御指定を示し、
NAは次番地マイクロ命令アドレス情報を示す。

マイクロプロセツサ１は双方向性のデータバス
１０と、アドレスバス１２に結合している。マイ
クロプロセツサ用フイールドである基本命令部と
第４図ａに示した付加命令部を組み合わせたマイ
クロ命令は、記憶装置２に格納される。記憶装置
２から読み出されたマイクロ命令の基本命令部Ａ
は、データバス１０に乗せられ、マイクロプロセ
ツサ１に読み取られ、付加命令部Ｂは、付加命令
バス１１を介して、マイクロ命令アドレス生成装
置３には、第４図ｂに示す第１付加命令部が、ま
た、外部回路制御部４には、第４図ｃに示す第２
付加命令部が各々与えられる。マイクロ命令アド
レス生成装置３は第１付加命令部により生成した
マイクロ命令アドレス１３を出力し、また、付加
命令部のアドレス選択ビツトＳによるアドレス選
択信号６を出力する。さらに、付加命令部により
指示されたデータをデータバス１０に乗せてマイ
クロプロセツサ１に送つたり、または、マイクロ
プロセツサ１がデータパス１０に出力したデータ
を引取つたりする。外部回路制御部４は、データ
バス１０を介して、マイクロプロセツサとデータ
の授受を行なう。

マイクロプロセツサ１は、基本命令部を処理し
たのち、次に実行すべきマイクロ命令のアドレス
を示すマイクロ命令アドレスをアドレスバス１２
に出力する。マイクロ命令アドレス生成装置３が
出すアドレス選択信号６により、マイクロ命令ア
ドレス選択回路５は、アドレスパス１２上のアド
レスか、マイクロ命令アドレス１３かを選択し
て、記憶装置２に次に実行すべきマイクロ命令の
アドレスを示すマイクロ命令アドレスを与える。

割込信号７は、一度マイクロ命令アドレス生成
装置３に入れられ、マイクロプロセツサ１に対し
て割込信号８が送られる。

第５図は、第３図に示すマイクロ命令アドレス
生成装置３の詳細なブロツク構成図を示す。

付加命令レジスタ３０は、付加命令パス１１上
の付加命令部を読み取つて収容する。レジスタ３
１は、データバス１０上のデータを収容し、また
その内容は、カウンタ３２にセツトすることがで
きる。カウンタ３２は、付加命令部の指示により
（−１）カウンタとして動作し、そのゼロ検出は
テストビツト選択器３３にて行なわれる。テスト
ビツト選択器３３は、付加命令部のシーケンス制
御指定F₂の指示により、レジスタ３１のビツト
選択または、カウンタ３２のゼロ検出の状態をア
ドレス生成器３６に与える。多分岐アドレス生成
器３４は、レジスタ３１の内容と、付加命令部の
シーケンス制御指定F₂で与えられる多分岐条件
により多分岐アドレスを生成してアドレス生成器
３６に与える。

アドレス生成器３６は、付加命令の指示によ
り、次のようにマイクロ命令アドレス１３を生成
する。

無条件ブランチのとき：付加命令部の次番地マ
イクロ命令アドレスNA 条件ブランチのとき：付加命令部の次番地マイ
クロ命令アドレスNAとテストビツト選択器３３
が選択したテストビツトとの合成 多分岐ブランチのとき：付加命令部の次番地マ
イクロ命令アドレスNAと多分岐アドレス生成器
３４が生成した多分岐アドレスとの合成 割込処理完了後の復旧のとき：マイクロ命令ア
ドレス・スタツク３５の内容 マイクロ命令アドレス・スタツク３５は割込が
発生したときマイクロ命令アドレス１３の内容を
退避するスタツクメモリである。

割込制御器３７は、割込が無い通常の状態で
は、付加命令部のアドレス選択ビツトＳをそのま
まアドレス選択信号６として出力するが、割込信
号７より割込発生を検出すると、マイクロ命令ア
ドレス１３をマイクロ命令アドレス・スタツク３
５への退避指示（図では省略）を出し、アドレス
選択ビツトＳをアドレス選択スタツク（割込制御
器３７内に用意する（図では省略））に退避し、
割込信号８をマイクロプロセツサ１に送り、アド
レス選択信号８は、マイクロプロセツサ１がアド
レスバス１２上に出すマイクロ命令アドレスを選
択するようにマイクロ命令アドレス選択回路５に
送る。

割込復旧のときは、マイクロ命令アドレススタ
ツク３５の内容をマイクロ命令アドレス１３に出
力し、アドレス選択スタツクより退避したアドレ
ス選択ビツトＳをアドレス選択信号６に出力す
る。

なお、外部回路制御部４の詳細は、本発明には
重要でないので説明は省略する。

かようにして、垂直型命令体形を有するマイク
ロプロセツサを利用して、水平型命令体形を有す
るマイクロ命令を実行可能にしたマイクロプログ
ラム制御式データ処理装置が得られる。

すなわち、本発明のマイクロプログラム制御式
データ処理装置は、基本命令部をマイクロプロセ
ツサで処理するとともに、付加命令によりシーケ
ンス制御をも行なえるようにして、このシーケン
ス制御によるアドレスと、マイクロプロセツサか
らのアドレスとのいずれかも選択してマイクロ命
令を読み出すようにするため、分岐命令を特にプ
ロセツサで実行しなくても分岐を行なわせること
ができるため、演算制御と、シーケンス制御が同
時並行的に行なえる。

本発明のマイクロプログラム制御式データ処理
装置は、マイクロ命令アドレス選択回路を追加す
ることにより、基本命令部を処理するマイクロプ
ロセツサから出力される第２のアドレス情報と、
記憶装置に格納したマイクロ命令の付加命令部に
応じて生成された第３のアドレス情報との一方を
選択して次に実行すべきマイクロ命令のアドレス
とすることができるため、演算制御とシーケンス
制御が同時並行的に行なえるので、処理時間の短
縮ができるという効果がある。

【図面の簡単な説明】

第１図は従来技術で使用するマイクロ命令の命
令形式図、第２図は本発明で使用するマイクロ命
令の命令形式図、第３図は本発明の一実施例を示
すブロツク構成図、第４図ａ，ｂ，ｃは第３図に
示す実施例の付加命令部の命令形式図で、第４図
ａは第３図に示す記憶装置に収容される付加命令
部の命令形式図、第４図ｂは第３図に示すマイク
ロ命令アドレス生成装置に取り込まれる第１付加
命令部の命令形式図、第４図ｃは第３図に示す外
部回路制御部に取り込まれる第２付加命令部の命
令形式図、第５図は第３図に示すマイクロ命令ア
ドレス生成装置の詳細なブロツク構成図である。 １……マイクロプロセツサ、２……記憶装置、
３……マイクロ命令アドレス生成装置、４……外
部回路制御部、５……マイクロ命令アドレス選択
回路、６……アドレス選択信号、７……割込信
号、８……割込信号、１０……データパス、１１
……付加命令バス、１２……アドレスバス、１３
……マイクロ命令アドレス、F₁……命令タイ
プ、F₂……シーケンス制御指定、F₃……外部回
路制御指定、Ｓ……アドレス選択ビツト、NA…
…次番地マイクロ命令アドレス。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御およびシーケンス制御の多くとも１
   つを有する基本命令部とアドレス選択ビツトおよ
   び第１のアドレス情報を含む付加命令部とからな
   る複数のマイクロ命令を記憶する記憶装置と、前
   記基本命令部に応じた処理を行ない次に実行すべ
   き前記マイクロ命令のアドレスを示す第２のアド
   レス情報を出力するマイクロプロセツサと、 前記第１のアドレス情報に従つて次に実行すべ
   き前記マイクロ命令のアドレスを示す第３のアド
   レス情報を生成するマイクロ命令アドレス生成装
   置と、 前記第２のアドレス情報と前記第３のアドレス
   情報との一方を前記アドレス選択ビツトに従つて
   選択して第４のアドレス情報として出力し、この
   第４のアドレス情報にもとづいて前記記憶装置に
   格納した前記マイクロ命令を読み出させるための
   マイクロ命令アドレス選択回路とを含むことを特
   徴とするマイクロプログラム制御式データ処理装
   置。