JPS6278630A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6278630A JPS6278630A JP21783985A JP21783985A JPS6278630A JP S6278630 A JPS6278630 A JP S6278630A JP 21783985 A JP21783985 A JP 21783985A JP 21783985 A JP21783985 A JP 21783985A JP S6278630 A JPS6278630 A JP S6278630A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- additional mechanism
- decoder
- microprogram
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野１
本発明は、情報処理装置に関【、・、特に（Ｊ加機能の
接続状態をチェックしなくても筒用（、：検出できるマ
イクロプログラム制御方式の情報処理装置に関するもの
である。
接続状態をチェックしなくても筒用（、：検出できるマ
イクロプログラム制御方式の情報処理装置に関するもの
である。
従来の計算機システムでは、固定されたプロゲラ１１の
他に、付加機構を備えている場合、付加機構命令の実行
時に、先ず付加機構の接続の有無をテストする必要があ
った（例えば、特開昭５６−１４３０５３号公報参照）
。−Ｉ−記公報記載の方法によれば、機構単位の選択の
ために、選択スイッチ（または、ピン等）を設け、プロ
ゲラ１２実行時に必ずその選択スイッチのスティタス（
実装／非実装）を見て、実装ならばそのまま動作を継続
し、非実装ならばその機構を使用しないようにしている
。このように、従来の装置においては、イ］加機構に関
する命令を実行する際に、実行に先立ち、付加機構の接
続状態を１ステツプ以七のマイクロ命令によりテストし
、そのテス１−の結果により付加機構に関する命令を実
行するか、命令例外処理を行うかを判定する方法がとら
れている。例えば、浮動小数点演算命令を実行する浮動
小数点演算機能製付加機構とする場合、従来のマイクロ
プログラム制御方式の情報処理装置では、第３図に示す
ような動作順序に従って、付加機構命令が実行されてい
る。先ず、機械語命令を）ミ記憶装置から読み出しくス
テップ１０１）、そして読み出直れた機械語命令を命令
デコーダでデコードし、名命令に対応したマイクロアド
レスを生成して、マイクロ命令実行ルーチンに分岐する
（ステップ１０２）。
他に、付加機構を備えている場合、付加機構命令の実行
時に、先ず付加機構の接続の有無をテストする必要があ
った（例えば、特開昭５６−１４３０５３号公報参照）
。−Ｉ−記公報記載の方法によれば、機構単位の選択の
ために、選択スイッチ（または、ピン等）を設け、プロ
ゲラ１２実行時に必ずその選択スイッチのスティタス（
実装／非実装）を見て、実装ならばそのまま動作を継続
し、非実装ならばその機構を使用しないようにしている
。このように、従来の装置においては、イ］加機構に関
する命令を実行する際に、実行に先立ち、付加機構の接
続状態を１ステツプ以七のマイクロ命令によりテストし
、そのテス１−の結果により付加機構に関する命令を実
行するか、命令例外処理を行うかを判定する方法がとら
れている。例えば、浮動小数点演算命令を実行する浮動
小数点演算機能製付加機構とする場合、従来のマイクロ
プログラム制御方式の情報処理装置では、第３図に示す
ような動作順序に従って、付加機構命令が実行されてい
る。先ず、機械語命令を）ミ記憶装置から読み出しくス
テップ１０１）、そして読み出直れた機械語命令を命令
デコーダでデコードし、名命令に対応したマイクロアド
レスを生成して、マイクロ命令実行ルーチンに分岐する
（ステップ１０２）。
デコードされた機械語命令が、付加機構命令であれば、
マイクロ命令実行ルーチンの先頭でｆ・［加機構の接続
状態をテストしくステップ１０３）、その結果、接続さ
れていなければ、命令例外処理に分岐しくステップ１０
４）、接続されていれば、その命令を実行する（ステッ
プ１０５）。このＪ：うに、従来の付加機構命令では、
付加機構接続状態をテストするマイクロ命令が必要であ
り、そのため処理速度が低下するという問題がある。
マイクロ命令実行ルーチンの先頭でｆ・［加機構の接続
状態をテストしくステップ１０３）、その結果、接続さ
れていなければ、命令例外処理に分岐しくステップ１０
４）、接続されていれば、その命令を実行する（ステッ
プ１０５）。このＪ：うに、従来の付加機構命令では、
付加機構接続状態をテストするマイクロ命令が必要であ
り、そのため処理速度が低下するという問題がある。
〔発明の目的〕
本発明の目的は、このＪ：うな従来の問題を解決し、付
加機構の接続状態をテストするマイクロプログラムのス
テップ数を低減し、少量のハードウェアの追加のみで処
理効率を向上させることが可能な情報処理装置を提供す
ることにある。
加機構の接続状態をテストするマイクロプログラムのス
テップ数を低減し、少量のハードウェアの追加のみで処
理効率を向上させることが可能な情報処理装置を提供す
ることにある。
上記目的を達成するため、本発明の情報処理装置は、付
加機構の接続可能なマイクロプログラム制御の情報処理
装置において、」１記付加機構の接続状態を信号線によ
り処理装置に伝達する手段と、該信号線による状態入力
を命令のオペレーションコードとともに入力として使用
する命令デコーダとを有し、該命令デコーダにより、付
加機構が接続されているときには、命令実行のマイクロ
プログラム、アドレスを、また付加機構が接続されてい
ないときには、命令例外処理のマイクロプログラムアド
レスを、それぞれ発生させることに特徴がある。
加機構の接続可能なマイクロプログラム制御の情報処理
装置において、」１記付加機構の接続状態を信号線によ
り処理装置に伝達する手段と、該信号線による状態入力
を命令のオペレーションコードとともに入力として使用
する命令デコーダとを有し、該命令デコーダにより、付
加機構が接続されているときには、命令実行のマイクロ
プログラム、アドレスを、また付加機構が接続されてい
ないときには、命令例外処理のマイクロプログラムアド
レスを、それぞれ発生させることに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す情報処理装置の概略
構成図である。第１図に示すように、本発明の情報処理
装置１６には、付加機構８が接続されており、付加機構
８が接続されていることを示すアース電位、または接続
されていないことを示す＋５■電位の信号１５がデコー
ダ７に入力されている。処理装置１６には１機械語命令
が格納されている主記憶装［１，マイクロプログラムが
格納されている制御記憶装置２．制御記憶装置２へのア
クセスアドレスを示すマイクロブ［■グラへカウンタ３
．制御記憶装ｗ２より読み出されたマイクロ命令を格納
するマイクロ命令レジスタ５゜主記憶装ｗ１より読み出
された機械語命令を格納する機械語命令レジスタ６、そ
の命令レジスタ６の出力信号と、抵抗１４により＋５■
にプルアップされている付加機構８からの信号１５とを
入力として、機械語命令に対応するマイクロアドレスを
発生する命令デコーダ７、機械語命令の実行順序を示す
プログラムカウンタ１ｍプロゲラ１１カウンタ１１の内
容に従って、主記憶装ｗ１へのアクセスアドレスを示す
メモリアドレスレジスタ１２、マイクロ命令レジスタ５
の内容をデコードし、＝４− 各種の制御信号を生成するマイクロ命令デコーダ１０、
および上記制御信号により制御される演算部１３が設け
られている。
構成図である。第１図に示すように、本発明の情報処理
装置１６には、付加機構８が接続されており、付加機構
８が接続されていることを示すアース電位、または接続
されていないことを示す＋５■電位の信号１５がデコー
ダ７に入力されている。処理装置１６には１機械語命令
が格納されている主記憶装［１，マイクロプログラムが
格納されている制御記憶装置２．制御記憶装置２へのア
クセスアドレスを示すマイクロブ［■グラへカウンタ３
．制御記憶装ｗ２より読み出されたマイクロ命令を格納
するマイクロ命令レジスタ５゜主記憶装ｗ１より読み出
された機械語命令を格納する機械語命令レジスタ６、そ
の命令レジスタ６の出力信号と、抵抗１４により＋５■
にプルアップされている付加機構８からの信号１５とを
入力として、機械語命令に対応するマイクロアドレスを
発生する命令デコーダ７、機械語命令の実行順序を示す
プログラムカウンタ１ｍプロゲラ１１カウンタ１１の内
容に従って、主記憶装ｗ１へのアクセスアドレスを示す
メモリアドレスレジスタ１２、マイクロ命令レジスタ５
の内容をデコードし、＝４− 各種の制御信号を生成するマイクロ命令デコーダ１０、
および上記制御信号により制御される演算部１３が設け
られている。
第２図は、第１図のデコーダへの入力部の詳細を示すブ
ロック図である。以下、第１図、第２図により、処理装
置の動作を述べる。
ロック図である。以下、第１図、第２図により、処理装
置の動作を述べる。
主Ｅ憶装Ｗ１のメモリアドレスレジスタ１２が示すアド
レスから機械語命令が読み出され、命令レジスタ６に格
納されると、機械語命令のオペレーションコード９．お
よび付加機構接続信号１５が命令デコーダ７でデコード
され、機械語命令に対応したマイクロ命令処理ルーチン
の先頭アドレスが生成される。このアドレスは、マイク
ロプログラムアドレスレジスタ４にセットされる。そし
て、このアドレスに対応する制御記憶装置２の内容（つ
まり、マイクロ命令）が読み出され、マイクロ命令レジ
スタ５に格納される。マイクロ命令レジスタ５に格納さ
れたマイクロ命令は、マイクロ命令デコーダＩＯでデコ
ードされる。デコーダ１０の出力信号により、演算部１
３等が制御されて、機械語命令が実行される。
レスから機械語命令が読み出され、命令レジスタ６に格
納されると、機械語命令のオペレーションコード９．お
よび付加機構接続信号１５が命令デコーダ７でデコード
され、機械語命令に対応したマイクロ命令処理ルーチン
の先頭アドレスが生成される。このアドレスは、マイク
ロプログラムアドレスレジスタ４にセットされる。そし
て、このアドレスに対応する制御記憶装置２の内容（つ
まり、マイクロ命令）が読み出され、マイクロ命令レジ
スタ５に格納される。マイクロ命令レジスタ５に格納さ
れたマイクロ命令は、マイクロ命令デコーダＩＯでデコ
ードされる。デコーダ１０の出力信号により、演算部１
３等が制御されて、機械語命令が実行される。
第２図において、イ・１加機＄４８が未接続の場合には
、プルアップ抵抗１４を介して＋ ５ Ｖ 電源に接続
されているため、信号電圧のハイｌノベル” Ｉ １
”が付加機構接続信号１５として命令デコーダ７に加え
られる。一方、付加機構８が接続されでいれば、信号電
圧のローレベル゛ｌ Ｌ ＋＋が付加機構接続信号１５
として命令デコーダ７に加えられる。命令デコーダ７は
、例えば、機械語命令のオペレーションコード部９の１
６ビツ１−ど、付加機構接続信号１５の１ピツ１への計
１７ビツ１−を入力として、１３ビツトのデータを出力
する。この１３ビツトのデータが、マイクロアドレスと
なる。このようにして、処理装置１６には、付加機１＃
８として、浮動小数点演算機構を接続することができる
。
、プルアップ抵抗１４を介して＋ ５ Ｖ 電源に接続
されているため、信号電圧のハイｌノベル” Ｉ １
”が付加機構接続信号１５として命令デコーダ７に加え
られる。一方、付加機構８が接続されでいれば、信号電
圧のローレベル゛ｌ Ｌ ＋＋が付加機構接続信号１５
として命令デコーダ７に加えられる。命令デコーダ７は
、例えば、機械語命令のオペレーションコード部９の１
６ビツ１−ど、付加機構接続信号１５の１ピツ１への計
１７ビツ１−を入力として、１３ビツトのデータを出力
する。この１３ビツトのデータが、マイクロアドレスと
なる。このようにして、処理装置１６には、付加機１＃
８として、浮動小数点演算機構を接続することができる
。
第４図は、第１図の付加機構命令の処理フローチャート
であり、第５図はマイクロプロゲラ１１のアドレスマツ
プ例を示す１４である。
であり、第５図はマイクロプロゲラ１１のアドレスマツ
プ例を示す１４である。
付加機構として、浮動小数点演算機構が接続されている
場合の演算命令の処理について述べる。
場合の演算命令の処理について述べる。
先ず、浮動小数点演算機構が接続されていない場合、主
記憶装置ｌから機械語命令が読み出され、命令レジスタ
６に格納されるど（ステップ４０１）、これが加算命令
（以後、Ａ Ｆ命令ど記す）であれば、命令デコーダ７
の入力として、浮動小数点演算機構接続信号” Ｈ”の
１ビツトと、命令Ｉノジスタ６のオペレーションコード
９の１６ビツ１〜が加えられ、これらの内容がデコード
される（ステップ４（１２）。
記憶装置ｌから機械語命令が読み出され、命令レジスタ
６に格納されるど（ステップ４０１）、これが加算命令
（以後、Ａ Ｆ命令ど記す）であれば、命令デコーダ７
の入力として、浮動小数点演算機構接続信号” Ｈ”の
１ビツトと、命令Ｉノジスタ６のオペレーションコード
９の１６ビツ１〜が加えられ、これらの内容がデコード
される（ステップ４（１２）。
命令デコーダ６によりデコードされた結果、例えば、第
５図に示すアドレス（２０４）ｔｏがマイクロアドレス
レジスタ４にセラ１〜され、命令例外処理が行われる（
ステップ４０３）。
５図に示すアドレス（２０４）ｔｏがマイクロアドレス
レジスタ４にセラ１〜され、命令例外処理が行われる（
ステップ４０３）。
（２（１４）ｘｓには、命令例外処理の入１１どなるマ
イクロ命令が格納されている。
イクロ命令が格納されている。
一方、浮動小数点演算機構８が接続されている場合には
、命令デコーダ７の入力として、浮動小数点演算機構接
続信号ｒｒ Ｌ 、、の１ビットと、命令レジスタ６の
オペレーションコード９の１６ビツ１−が加えられ、こ
れがデコードされる（ステップ４０２）。デコーダ７の
出力として、例えば、（２００）１ｅが、マイクロアド
レスレジスタ４にセットされ、Ａ Ｆ命令が処理される
（ステップ４０４）。第５図に示す制御記憶アドレスの
（２００）１６には、 ＡＦ命令処理の六１−１となる
マイクロ命令が格納される。
、命令デコーダ７の入力として、浮動小数点演算機構接
続信号ｒｒ Ｌ 、、の１ビットと、命令レジスタ６の
オペレーションコード９の１６ビツ１−が加えられ、こ
れがデコードされる（ステップ４０２）。デコーダ７の
出力として、例えば、（２００）１ｅが、マイクロアド
レスレジスタ４にセットされ、Ａ Ｆ命令が処理される
（ステップ４０４）。第５図に示す制御記憶アドレスの
（２００）１６には、 ＡＦ命令処理の六１−１となる
マイクロ命令が格納される。
このように、マイク「１命令により付加機構の接続の有
無をテストすることなく、命令デコーダ７の出力により
、付加機構命令の処理または命令例外処理を行うマイク
ロアドレスを発生させるので、マイクロプログラムの実
行速度を早くすることができる。
無をテストすることなく、命令デコーダ７の出力により
、付加機構命令の処理または命令例外処理を行うマイク
ロアドレスを発生させるので、マイクロプログラムの実
行速度を早くすることができる。
以上説明したように、本発明によれば、僅がなハードウ
ェアの追加により、マイクロプロゲラ１１による付加機
構接続状態のデス１−ステップを省略できるため、マイ
ク「１プログラムの実行速度を？くすることができる利
点がある。
ェアの追加により、マイクロプロゲラ１１による付加機
構接続状態のデス１−ステップを省略できるため、マイ
ク「１プログラムの実行速度を？くすることができる利
点がある。
第１図は本発明の一実施例を示す情報処理装置の概略構
成図、第２図は第１図の命令デコーダの要部ブロック図
、第３図は従来における付加機構接続判別テストの処理
フローチャート、第４図は第１図における付加機構を用
いた演算命令の処理フローチャート、第５図は第４図に
おけるマイクロプロゲラｌいアドレスマツプ例を示す図
である。 １：主記憶装置、２：制御記憶装置、３：マイクロプロ
グラムカウンタ、４：マイクロプログラムアドレスレジ
スタ、５：マイクロ命令レジスタ、６：命令レジスタ、
７：デコーダ、８：付加機構、９：オペレーションコー
ド、１０；マイクロ命令デコーダ、ＩＩニブログラムカ
ウンタ、＋２：メモリアドレスレジスタ、１３：演算部
、１４：抵抗、１５：付加機構接続信号、１６：処理装
置。
成図、第２図は第１図の命令デコーダの要部ブロック図
、第３図は従来における付加機構接続判別テストの処理
フローチャート、第４図は第１図における付加機構を用
いた演算命令の処理フローチャート、第５図は第４図に
おけるマイクロプロゲラｌいアドレスマツプ例を示す図
である。 １：主記憶装置、２：制御記憶装置、３：マイクロプロ
グラムカウンタ、４：マイクロプログラムアドレスレジ
スタ、５：マイクロ命令レジスタ、６：命令レジスタ、
７：デコーダ、８：付加機構、９：オペレーションコー
ド、１０；マイクロ命令デコーダ、ＩＩニブログラムカ
ウンタ、＋２：メモリアドレスレジスタ、１３：演算部
、１４：抵抗、１５：付加機構接続信号、１６：処理装
置。
Claims (1)
- （１）付加機構の接続可能なマイクロプログラム制御の
情報処理装置において、上記付加機構の接続状態を信号
線により処理装置に伝達する手段と、該信号線による状
態入力を命令のオペレーションコードとともに入力とし
て使用する命令デコーダとを有し、該命令デコーダによ
り、付加機構が接続されているときには、命令実行のマ
イクロプログラムアドレスを、また付加機構が接続され
ていないときには、命令例外処理のマイクロプログラム
アドレスを、それぞれ発生させることを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21783985A JPS6278630A (ja) | 1985-10-02 | 1985-10-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21783985A JPS6278630A (ja) | 1985-10-02 | 1985-10-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278630A true JPS6278630A (ja) | 1987-04-10 |
Family
ID=16710562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21783985A Pending JPS6278630A (ja) | 1985-10-02 | 1985-10-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181149A (ja) * | 1988-01-14 | 1989-07-19 | Nippon Telegr & Teleph Corp <Ntt> | 付加プロセッサ制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043745A (ja) * | 1983-08-19 | 1985-03-08 | Fujitsu Ltd | 計算機システム |
-
1985
- 1985-10-02 JP JP21783985A patent/JPS6278630A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043745A (ja) * | 1983-08-19 | 1985-03-08 | Fujitsu Ltd | 計算機システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181149A (ja) * | 1988-01-14 | 1989-07-19 | Nippon Telegr & Teleph Corp <Ntt> | 付加プロセッサ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| KR860004355A (ko) | 1개 또는 다수개의 프로그램을 다수개의 연산부에서 실행가능한 프로셋서 | |
| US4807113A (en) | Microprogrammed control data processing apparatus in which operand source and/or operand destination is determined independent of microprogram control | |
| US4677549A (en) | Pipelined data processor system having increased processing speed | |
| JP2511151B2 (ja) | デ―タ処理装置 | |
| JPS6278630A (ja) | 情報処理装置 | |
| JP2525492B2 (ja) | プログラマブルコントロ―ラ | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| JP3507193B2 (ja) | ロード・ストア命令処理装置 | |
| JP3524240B2 (ja) | 並列命令処理装置 | |
| JPS60157635A (ja) | マイクロプログラム制御装置 | |
| JPH0233173B2 (ja) | ||
| JPH05189231A (ja) | 命令フェッチにおけるエラー処理方式 | |
| JPS5842891B2 (ja) | メイレイセイギヨホウシキ | |
| JPS61240341A (ja) | マイクロプログラム制御装置 | |
| JPS5936853A (ja) | 演算処理装置 | |
| JP3057732B2 (ja) | 情報処理装置 | |
| JPS59223846A (ja) | 演算処理装置 | |
| JPH0512005A (ja) | 情報処理装置 | |
| JPS6015969B2 (ja) | マイクロ命令アドレス生成方式 | |
| JPS5936852A (ja) | 演算装置 | |
| JPS6155731A (ja) | コンデイシヨンコ−ド判定機能を備えるプロセツサ | |
| JPS593643A (ja) | 関数型マシンの実行制御方式 | |
| JPH03144733A (ja) | マイクロプログラム制御装置 | |
| JPH0827717B2 (ja) | ミスアライメント処理方式 |