JPS5842891B2 - メイレイセイギヨホウシキ - Google Patents
メイレイセイギヨホウシキInfo
- Publication number
- JPS5842891B2 JPS5842891B2 JP12414375A JP12414375A JPS5842891B2 JP S5842891 B2 JPS5842891 B2 JP S5842891B2 JP 12414375 A JP12414375 A JP 12414375A JP 12414375 A JP12414375 A JP 12414375A JP S5842891 B2 JPS5842891 B2 JP S5842891B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- external memory
- internal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は中央処理装置（以下ＣＰＵという）の内部レジ
スタに存在する命令を実行する際に用いる命令制御方式
に関するものである。
スタに存在する命令を実行する際に用いる命令制御方式
に関するものである。
マイクロコンピュータにおいては、ＣＰＵがデータ処理
を実行する際の一連のシーケンスを定義した一連の命令
群（以下プログラムという）は、一般には外部記憶装置
（以下外部メモリという）の一部エリアに貯えておかれ
るが、ＣＰＵの内部レジスタを外部メモリと全く同等に
位置づける計算機システムでは、内部レジスタ内に存在
する命令を実行させることに伺ら問題は生じない。
を実行する際の一連のシーケンスを定義した一連の命令
群（以下プログラムという）は、一般には外部記憶装置
（以下外部メモリという）の一部エリアに貯えておかれ
るが、ＣＰＵの内部レジスタを外部メモリと全く同等に
位置づける計算機システムでは、内部レジスタ内に存在
する命令を実行させることに伺ら問題は生じない。
しかし内部レジスタと外部メモリを伺らかの意味におい
て区別するシステムにおいては、内部レジスタ内に命令
が存在することを完全に禁止するか、或いは伺らかの方
法で内部レジスタに命令が存在することを制御部分に知
らしめ、内部レジスタ内のデータを命令としてフェッチ
するサイクルを必要とすることになる。
て区別するシステムにおいては、内部レジスタ内に命令
が存在することを完全に禁止するか、或いは伺らかの方
法で内部レジスタに命令が存在することを制御部分に知
らしめ、内部レジスタ内のデータを命令としてフェッチ
するサイクルを必要とすることになる。
本発明は内部レジスタと外部メモリを完全に独立して構
成した計算機システムにむいても、内部レジスタを外部
メモリと同等の機能をもたせることを可能とした命令制
御方式を提供しようとするものである。
成した計算機システムにむいても、内部レジスタを外部
メモリと同等の機能をもたせることを可能とした命令制
御方式を提供しようとするものである。
以下図面を参照して本発明の一実施例を説明する。
第１図において１はＣＰＵ、２はＣＰＵ１の内部レジス
タ、３はインストラクションレジスタ、４は外部メモリ
である。
タ、３はインストラクションレジスタ、４は外部メモリ
である。
上記構成は、内部レジスタ２と外部メモリ４とを区別し
、命令フェッチは必ず外部メモリ４からデータを要求す
るようなシステムであるとする。
、命令フェッチは必ず外部メモリ４からデータを要求す
るようなシステムであるとする。
ここでＥＸＣＵＴＥ Ｒなる命令、即ちなる命令を実
行した場合には、指定された内部レジスタの指定ワード
データをインストラクションレジスタ３に格納し、あた
かも内部レジスタ２から命令をフェッチした如＜ＣＰＵ
１はその処理を実行する。
行した場合には、指定された内部レジスタの指定ワード
データをインストラクションレジスタ３に格納し、あた
かも内部レジスタ２から命令をフェッチした如＜ＣＰＵ
１はその処理を実行する。
即ち（１）外部メモリ４から命令フェッチを行なう。
つ１す゛内部レジスタＲの内容を実行せよ″という外部
メモリ４の格納データ″ＥＸＥＣＲ”をインストラクシ
ョンレジスタ３にセットする。
メモリ４の格納データ″ＥＸＥＣＲ”をインストラクシ
ョンレジスタ３にセットする。
（２） インストラクションレジスタ３のセット内容
（命令）を解読する。
（命令）を解読する。
（３） これにより内部レジスタ２内の指定レジスタ
Ｒのデータがインストラクションレジスタ３にセットさ
れる。
Ｒのデータがインストラクションレジスタ３にセットさ
れる。
（４）このレジスタ３のセット内容（命令）を解読する
。
。
（５）処理を実行する。
このようにすれば、内部レジスタ２と外部メモリ４を完
全に独立した構成とした計算機システムにおいても、内
部レジスタ２と外部メモリ４と同等の機能をもたせるこ
とが可能となる。
全に独立した構成とした計算機システムにおいても、内
部レジスタ２と外部メモリ４と同等の機能をもたせるこ
とが可能となる。
特にマイクロコンピュータによる計算機システムでは、
プログラムはＲＯＭ（読出し専用記憶装置）に格納され
ていることが多い。
プログラムはＲＯＭ（読出し専用記憶装置）に格納され
ていることが多い。
この場合、実行命令が完全に固定化されているために、
処理実行途中において得られた情報に応じて実行する処
理内容を変えたい等の場合には、処理プログラムが複雑
になり、またプログラムが大きくなってメモリ４のエリ
アを無駄に占有することにもつながる。
処理実行途中において得られた情報に応じて実行する処
理内容を変えたい等の場合には、処理プログラムが複雑
になり、またプログラムが大きくなってメモリ４のエリ
アを無駄に占有することにもつながる。
ところが上記本発明によれば、処理実行途中に堺いて得
られた情報によって、内部レジスタ２に作成した命令を
作り変え、その命令を実行することにより、新しい情報
に即応した命令を簡単に実行させることが可能となるも
のである。
られた情報によって、内部レジスタ２に作成した命令を
作り変え、その命令を実行することにより、新しい情報
に即応した命令を簡単に実行させることが可能となるも
のである。
第２図及び第３図は本発明による具体例を示すフローチ
ャートである。
ャートである。
第２図はテスト結果に１″が出る１でのＲ５（この場合
内部レジスタ２のレジスタＲの内容と考えてよい）の命
令を繰返し、その度にＲ５内のデータを修正していく過
程を示している。
内部レジスタ２のレジスタＲの内容と考えてよい）の命
令を繰返し、その度にＲ５内のデータを修正していく過
程を示している。
第３図は内部レジスタ２のレジスタＲ４とＲ６の内容の
加算命令をＲ５に入れ、この命令をその１〜実行するか
、Ｒ５内のデータを修正してＲ４＋Ｒ７の加算を行なう
か、Ｒ５内のデータを修正してＲ４＋Ｒ８の加算を行な
う過程を示している。
加算命令をＲ５に入れ、この命令をその１〜実行するか
、Ｒ５内のデータを修正してＲ４＋Ｒ７の加算を行なう
か、Ｒ５内のデータを修正してＲ４＋Ｒ８の加算を行な
う過程を示している。
上記Ｒ５内のデータの修正は、ＣＰＵがオートインクリ
メントという実行形態をとると、セカンドオペランドの
実行アドレスの計算の際＋１される。
メントという実行形態をとると、セカンドオペランドの
実行アドレスの計算の際＋１される。
そのような形態のＣＰＵを用いればよい。
一方ＣＰＵはＥＸＥＣＵＴＥ Ｒ５の命令を実行するが
、この命令の実体は内部レジスタ２のＲの方で、プログ
ラムカウンタは ＥＸＥＣＵＴＥ Ｒ５の命令実行したあとは、次の外部
メモリの命令が実行されるように＋１される。
、この命令の実体は内部レジスタ２のＲの方で、プログ
ラムカウンタは ＥＸＥＣＵＴＥ Ｒ５の命令実行したあとは、次の外部
メモリの命令が実行されるように＋１される。
以上説明した如く本発明によれば、外部メモリから内部
レジスタを指定する成る種の命令をフェッチした際、そ
の命令実行サイクル内において指定されたレジスタのデ
ータを命令として解読実行するようにしたので、内部レ
ジスタと外部メモリを完全に独立に構成した計算機シス
テムにおいても内部レジスタと外部メモリと同等の機能
を持たせることが可能となり、命令の処理実行途中に得
られた情報によって内部レジスタに作成した命令を作り
かえ、その命令を実行することにより、新しい情報に即
応した命令を簡単に実行さげ得る命令制御方式が提供で
きるものである。
レジスタを指定する成る種の命令をフェッチした際、そ
の命令実行サイクル内において指定されたレジスタのデ
ータを命令として解読実行するようにしたので、内部レ
ジスタと外部メモリを完全に独立に構成した計算機シス
テムにおいても内部レジスタと外部メモリと同等の機能
を持たせることが可能となり、命令の処理実行途中に得
られた情報によって内部レジスタに作成した命令を作り
かえ、その命令を実行することにより、新しい情報に即
応した命令を簡単に実行さげ得る命令制御方式が提供で
きるものである。
第１図は本発明の一実施例を説明するためのデータ処理
装置のブロック構成国、第２図及び第３図は同実施例に
よる応用例を説明するためのフローチャートである。 １・・・ＣＰＵ、２・・・内部レジスタ、３・・・イン
ストラクションレジスタ、４・・・外部メモリ。
装置のブロック構成国、第２図及び第３図は同実施例に
よる応用例を説明するためのフローチャートである。 １・・・ＣＰＵ、２・・・内部レジスタ、３・・・イン
ストラクションレジスタ、４・・・外部メモリ。
Claims (1)
- 【特許請求の範囲】 １ 外部記憶装置から中央処理装置がその内部レジスタ
を指定するある種の命令をフェッチした際。 その命令実行サイクル内に訃いて前記内部レジスタのう
ちの指定されたレジスタのデータを命令として該命令を
解読実行することを特徴とした命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12414375A JPS5842891B2 (ja) | 1975-10-15 | 1975-10-15 | メイレイセイギヨホウシキ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12414375A JPS5842891B2 (ja) | 1975-10-15 | 1975-10-15 | メイレイセイギヨホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5247646A JPS5247646A (en) | 1977-04-15 |
| JPS5842891B2 true JPS5842891B2 (ja) | 1983-09-22 |
Family
ID=14877979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12414375A Expired JPS5842891B2 (ja) | 1975-10-15 | 1975-10-15 | メイレイセイギヨホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842891B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565495B2 (ja) * | 1986-08-27 | 1996-12-18 | 株式会社日立製作所 | デ−タ処理システム |
| JPH01156824A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | マイクロプロセッサ |
| US9361109B2 (en) * | 2010-05-24 | 2016-06-07 | Qualcomm Incorporated | System and method to evaluate a data value as an instruction |
-
1975
- 1975-10-15 JP JP12414375A patent/JPS5842891B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5247646A (en) | 1977-04-15 |
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