JPH01240941A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01240941A JPH01240941A JP63068605A JP6860588A JPH01240941A JP H01240941 A JPH01240941 A JP H01240941A JP 63068605 A JP63068605 A JP 63068605A JP 6860588 A JP6860588 A JP 6860588A JP H01240941 A JPH01240941 A JP H01240941A
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- JP
- Japan
- Prior art keywords
- software instruction
- instruction
- execution
- software
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮直立ヱ
本発明は情報処理装置に関し、特にソフトウェア命令デ
バグのためのソフトウェア命令実行の停止制御に関する
。
バグのためのソフトウェア命令実行の停止制御に関する
。
延米孜韮
従来、情報処理装置でのソフトウェア命令デバグは、−
旦ソフトウエア命令の実行を停止させておいてそのとき
のレジスタの内容を読出すことによってソフトウェア命
令の実行結果を判断し、ソフトウェア命令の流れを追う
という方法を用いている。
旦ソフトウエア命令の実行を停止させておいてそのとき
のレジスタの内容を読出すことによってソフトウェア命
令の実行結果を判断し、ソフトウェア命令の流れを追う
という方法を用いている。
このソフトウェア命令の実行を一旦停止させる方法とし
ては、１つのソフトウェア命令実行毎に停止状態に移行
させるステップ動作と、目的の主記憶アドレスにリクエ
ストがあったときにソフトウェア命令の実行を停止させ
るという方法がある。
ては、１つのソフトウェア命令実行毎に停止状態に移行
させるステップ動作と、目的の主記憶アドレスにリクエ
ストがあったときにソフトウェア命令の実行を停止させ
るという方法がある。
上述した従来のソフトウェア命令実行停止では、あるソ
フトウェア命令を実行した時点でソフトウェア命令の実
行を停止させようとしたとき、主記憶装置へのリクエス
トか目的のソフトウェア命令が格納されているソフトウ
ェア命令アドレスと一致したときに命令の実行が停止す
るようになっている。この場合、ソフトウェア命令の先
取りを行っている情報処理装置では、目的のソフトウェ
ア命令が実行される前にソフトウェア命令の実行が停止
してしようので、そのあと目的のソフトウェア命令が実
行されるまでステップ動作を実施する必要があり、ソフ
トウェア命令のデバグの効率が悪いという欠点がある。
フトウェア命令を実行した時点でソフトウェア命令の実
行を停止させようとしたとき、主記憶装置へのリクエス
トか目的のソフトウェア命令が格納されているソフトウ
ェア命令アドレスと一致したときに命令の実行が停止す
るようになっている。この場合、ソフトウェア命令の先
取りを行っている情報処理装置では、目的のソフトウェ
ア命令が実行される前にソフトウェア命令の実行が停止
してしようので、そのあと目的のソフトウェア命令が実
行されるまでステップ動作を実施する必要があり、ソフ
トウェア命令のデバグの効率が悪いという欠点がある。
九肌五亘皇
本発明の目的は、先取り命令の場合でもその先取り命令
が実行されるところでソフトウェア命令の実行を停止さ
せるようにして、ソフトウェア命令のデバグの効率を向
上可能な情報処理装置を提供することである。
が実行されるところでソフトウェア命令の実行を停止さ
せるようにして、ソフトウェア命令のデバグの効率を向
上可能な情報処理装置を提供することである。
発明の構成
本発明によれば、ソフトウェア命令の先取りを行ってこ
の先取り命令をその実行まで保持する複数ステージから
なるプログラムバッファを有し、主記憶装置に対・する
要求アドレスとソフトウェア命令の実行停止予定アドレ
スとを比較して両アドレスが一致したときにソフトウェ
ア命令の実行停止をなすようにしな・情報処理装置であ
って、前記両アドレスの比較結果を前記プログラムバッ
ファ内の各ステージのソフトウェア命令に対応して保持
する比較結果保持手段と、前記プログラムバッファ内の
実行しようとするソフトウェア命令が格納されているス
テージに対応する前記比較結果保持手段の内容が一致を
示したときに、引続くソフトウェア命令の実行を抑止制
御する制御手段とを含むことを特徴とする情報処理装置
が得られる。
の先取り命令をその実行まで保持する複数ステージから
なるプログラムバッファを有し、主記憶装置に対・する
要求アドレスとソフトウェア命令の実行停止予定アドレ
スとを比較して両アドレスが一致したときにソフトウェ
ア命令の実行停止をなすようにしな・情報処理装置であ
って、前記両アドレスの比較結果を前記プログラムバッ
ファ内の各ステージのソフトウェア命令に対応して保持
する比較結果保持手段と、前記プログラムバッファ内の
実行しようとするソフトウェア命令が格納されているス
テージに対応する前記比較結果保持手段の内容が一致を
示したときに、引続くソフトウェア命令の実行を抑止制
御する制御手段とを含むことを特徴とする情報処理装置
が得られる。
Ｋ良ヨ
次に、本発明について図面を参照して説明する。
図は本発明の一実施例のブロック図である。アドレスレ
ジスタ１は主記憶装置へのリクエストのアドレスを格納
するレジスタである。比較レジスタ２は図示せぬ１記・
Ｌ＠装置へのリクエストで停止させるアドレスを格納す
るレジスタである。比較回路３はアドレスレジスタ１と
比較レジスタ２との値が一致しているかどうかを検出す
る回路である。アドレスレジスタ１と比較レジスタ２と
の値が一致したときその出力に１が送出され、不一致の
ときにＯが送出される。
ジスタ１は主記憶装置へのリクエストのアドレスを格納
するレジスタである。比較レジスタ２は図示せぬ１記・
Ｌ＠装置へのリクエストで停止させるアドレスを格納す
るレジスタである。比較回路３はアドレスレジスタ１と
比較レジスタ２との値が一致しているかどうかを検出す
る回路である。アドレスレジスタ１と比較レジスタ２と
の値が一致したときその出力に１が送出され、不一致の
ときにＯが送出される。
ソフトウェア命令リクエスト検出回路４はアドレスレジ
スタ１に格納されたアドレスがソフトウェア命令リクエ
ストのアドレスであることを検出する回路である。アド
レスレジスタ１に格納されたアドレスがソフトウェア命
令リクエストのときその出力に１を送出し、そうでない
ときはＯを送出する。ゲート５はソフトウェア命令リク
エストのアドレスが比較レジスタ２の値と一致したこと
を示すフラグビットのセットデータを生成する回路であ
る。比較回路３からの出力とソフトウェア命令リクエス
ト検出路４からの出力とがともに１のときその出力であ
るフラグビットセットデータを１にする。
スタ１に格納されたアドレスがソフトウェア命令リクエ
ストのアドレスであることを検出する回路である。アド
レスレジスタ１に格納されたアドレスがソフトウェア命
令リクエストのときその出力に１を送出し、そうでない
ときはＯを送出する。ゲート５はソフトウェア命令リク
エストのアドレスが比較レジスタ２の値と一致したこと
を示すフラグビットのセットデータを生成する回路であ
る。比較回路３からの出力とソフトウェア命令リクエス
ト検出路４からの出力とがともに１のときその出力であ
るフラグビットセットデータを１にする。
プログラムバッファ６は例えば３ステージからなってお
り、３個のレジスタ２１，２２．２３゜フラグビット２
４，２５．２６から構成される。
り、３個のレジスタ２１，２２．２３゜フラグビット２
４，２５．２６から構成される。
レジスタ２１には主記憶装置から読出されたソフトウェ
ア命令が格納される。フラグビット２４にはレジスタ２
１に格納されたソフトウェア命令のアドレスが比較レジ
スタと一致したかどうかを示すデータが、レジスタ２１
にソフトウェア命令が格納されると同時に格納される。
ア命令が格納される。フラグビット２４にはレジスタ２
１に格納されたソフトウェア命令のアドレスが比較レジ
スタと一致したかどうかを示すデータが、レジスタ２１
にソフトウェア命令が格納されると同時に格納される。
レジスタ２２にはレジスタ２１の内容が移送され、同時
にフラグビット２４の値がフラグとット２５に移送され
る。
にフラグビット２４の値がフラグとット２５に移送され
る。
レジスタ２３には次に実行されるソフトウェア命令がレ
ジスタ２２から移送され、同時にフラグビット２５の値
がフラグビット２６に格納される。
ジスタ２２から移送され、同時にフラグビット２５の値
がフラグビット２６に格納される。
診断モードフリップフロップ７はその内容が１のときソ
フトウェア命令リクエストのアドレスが一致したとき停
止状態に移行するモードであることを示す。ソフトウェ
ア命令実行開始検出回路８はレジスタ２３に格納されて
いるソフトウェア命令の実行開始の指示を検出する回路
である。
フトウェア命令リクエストのアドレスが一致したとき停
止状態に移行するモードであることを示す。ソフトウェ
ア命令実行開始検出回路８はレジスタ２３に格納されて
いるソフトウェア命令の実行開始の指示を検出する回路
である。
かかる構成において、ソフトウェア命令実行開始検出回
路８でソフトウェア命令の実行開始の指示か検出される
と、レジスタ２３に格納されているソフトウェア命令の
実行が開始され、診断モードフリップフロップ７が１で
フラグビット２６が１のときゲート９を介して割込みフ
リップフロップ１０がセットされる０割込みフリップフ
ロップ１０が１でソフトウェア命令の実行開始の指示が
検出されると、マイクロプログラム制御回路１１はソフ
トウェア命令を実行するマイクロプログラムの動作を抑
止して停止状態を実現するマイクロプログラムが動作す
る様にする。これによりソフトウェア命令の停止が行わ
れるのである。
路８でソフトウェア命令の実行開始の指示か検出される
と、レジスタ２３に格納されているソフトウェア命令の
実行が開始され、診断モードフリップフロップ７が１で
フラグビット２６が１のときゲート９を介して割込みフ
リップフロップ１０がセットされる０割込みフリップフ
ロップ１０が１でソフトウェア命令の実行開始の指示が
検出されると、マイクロプログラム制御回路１１はソフ
トウェア命令を実行するマイクロプログラムの動作を抑
止して停止状態を実現するマイクロプログラムが動作す
る様にする。これによりソフトウェア命令の停止が行わ
れるのである。
九肌二力Ｊ
以上説明したように本発明によれば、先取りしたソフト
ウェア命令の命令アドレスが比較アドレスと一致したと
いう情報をそのソフトウェア命令が実行されるときに有
効にして、目的のソフトウェア命令が実行されたところ
でソフトウェア命令の実行を停止することにより、ソフ
トウェア命令デバクの効率をあげるという効果がある。
ウェア命令の命令アドレスが比較アドレスと一致したと
いう情報をそのソフトウェア命令が実行されるときに有
効にして、目的のソフトウェア命令が実行されたところ
でソフトウェア命令の実行を停止することにより、ソフ
トウェア命令デバクの効率をあげるという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号、の説明
１・・・・・・アドレスレジスタ
２・・・・・・比較レジスタ
３・・・・・・比較回路
５．９・・・・・・ゲート
６・・・・・・プログラムバッファ
１０・・・・・・割込みフリップフロップ１１・・・・
・・プログラム制御回路
・・プログラム制御回路
Claims (1)
- （１）ソフトウェア命令の先取りを行ってこの先取り命
令をその実行まで保持する複数ステージからなるプログ
ラムバッファを有し、主記憶装置に対する要求アドレス
とソフトウェア命令の実行停止予定アドレスとを比較し
て両アドレスが一致したときにソフトウェア命令の実行
停止をなすようにした情報処理装置であって、前記両ア
ドレスの比較結果を前記プログラムバッファ内の各ステ
ージのソフトウェア命令に対応して保持する比較結果保
持手段と、前記プログラムバッファ内の実行しようとす
るソフトウェア命令が格納されているステージに対応す
る前記比較結果保持手段の内容が一致を示したときに、
引続くソフトウェア命令の実行を抑止制御する制御手段
とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068605A JPH01240941A (ja) | 1988-03-23 | 1988-03-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068605A JPH01240941A (ja) | 1988-03-23 | 1988-03-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01240941A true JPH01240941A (ja) | 1989-09-26 |
Family
ID=13378574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068605A Pending JPH01240941A (ja) | 1988-03-23 | 1988-03-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01240941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350735A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロプロセッサ |
-
1988
- 1988-03-23 JP JP63068605A patent/JPH01240941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350735A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロプロセッサ |
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