JPS58134350A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロコンピュータのメモリ制御装置に関す
るものである。

近年のディジタル計算機は命令コードが格納されている
番地の次の番地のメモリの内容をオペランドとして用い
ることがあり、具体的にはそのメモリの内容を即データ
としている場合（以下、イミーディエットアドレッシン
グと称する）や、あるいはそのメモリの内容をアドレス
情報として用いる場合（以下、ダイレクトアドレッシン
グと称する）等がある。

ところがこれらのアドレッシングモードを用いる際には
、先ずメモリからイミーディエットデータあるいはダイ
レクトアドレスを読み出しせなければ−ならない。

さて汎用マイクロコンピュータは普通１マシンサイクル
にメモリのアクセスが１回しか行なえないため、上述し
たようなイミーディエットアドレッシングやダイレクト
アドレッシングをする際には必ずイミーディエットデー
タあるいはダイレクトデータにメモリから読み出すため
に１マシンサイクルを必要とし、命令実行速度が低下す
るという欠点を有していた。

以下、図面を参照しながら従来のマイクロコンピュータ
のメモリ読み出し制御の一例について説明を行なう。

第１図はｄａ１番地のメモリの内容を読み出し、その内
容をｄａ２番地のメモリに書き込む際の制御の流れを示
すものである。まず、大別して制御の流れは、　　Ｉ・
・・フェッチ動作 ■　・・・デコード動作 ■・・・実行動作 とに分けられる。そして実行動作■はさらに４つのマシ
ンサイクルに分けられる。

以下１、第１図に従って制御の流れを説明すると、■・
・・フェッチ動作 命令コードをメモリか、ら取り出す。（マシンサイクル
Ａ） ■・・・デコード動作 塩９出された命令コーパドのデコードを制御部で行なう
０（マシン・−イクルＢ） ・：。

■・・・実行動作　　　　　　□・ｊ；、パ。

１−、・： ダイレクトアドレスｄａｉをメモリから取り出す。（マ
シンサイクルＣ） ｄａ１番地のメモリの内容を読み出し、その内容を一時
ラッチする。（マシンサイクルＤ） ダイレクトアドレスｄａ２をメモリから取り出す。（マ
シンサイクルＥ） ｄａ２番地のメモリに、マシンサイクルＤで一時ラッチ
しておいたデータを書き込む。

（マシンサイクルＦ） 以上のようなマシンサイクルＡ−Ｆにより、ｄａ１番地
の内容を読み出し、その内容をｄａ２番地のメモリに書
き込む仁とができる。しかしマシンサイクルＡ、Ｄ、Ｆ
は命令コードあるいはダイレクトアドレスを単に散り出
すためだけに費やされるマシンサイクルであり、マシン
サイクルＡ、Ｄ。

Ｆの動作によシ命令全体としての実行速度が遅れてしま
う。

そこで声行速度を抱土させるために、いわゆるＱレジへ
りを；設け、’：、１２．．ｏグラ・カラ・りで示され
る番地近傍の°メキリの内容を予め読み出し２、その内
容をＱレジスタに蓄えておき、そしてプログラムカウン
タの指示したメモリの内容が必要となった際にＱレジス
タから直接かつ高速にその内存を取り出すという方法が
考案されている。この方法によれば命令の実行速度は向
上する反面、一般にＱレジスタに対して複雑な制御が必
要となり、Ｑレジスタの内容がすべて使用済の時には新
しいデータがＱレジスタに蓄えられるまで次の命令が実
行できない等の問題を生じる。

本発明は上記欠点に鑑み、命令コードを記憶しているプ
ログラムメモリと演算データを記憶するデータメモリと
へのアクセスを空間的もしくは時間的に分離し、１マシ
ンサイクル内に前記プログラムメモリのアクセスと共に
前記データメモリのアクセスを可能にし、さらにアクセ
スされた前記プログラムの内容が使用されるかどうかの
如何にかかわらず常時番地信号を前記プログラムメモリ
に与えるプログラムカウンタを設けこのプログラムカウ
ンタＥ、前記プログラムメモリの内容が使用されたマシ
ンサイクルでのみインクリメントすることにより、従来
よりもマシンサイクル数を減少させ、命令の実行速度を
向上させることができるメモリ制御装置を提供するもの
である。

以下２図面を参照しながら本発明の一実施例について説
明する。

第２図は本発明の一実施例におけるメモリ制御装置の回
路を示すものである。第２図において、１はプログラム
を記憶しているプログラムメモリである。２はプログラ
ムメモリ１に番地信号を出カスるプログラムカウンタで
、プログラムメモリ１の内容を用いるマシンサイクルで
のみインクリメントされる。ここでプログラムカウンタ
２とプログラムメモリ１とは直結されており、プログラ
ムカウンタ２がインクリメントされた時直ちにその番地
のプログラムメモリのアクセスが開始される。３はプロ
グラムメモリ２から出力されている命令コードを入力し
てその命令の実行中命令コードを保持している命令レジ
スタ、４は命令レジスタ４に保持、炙れている命令コー
ドに基づいて各種の制御信号を゛出力する制御部、６，
６はプログラムメモリ１の内容をそれぞれデータバス７
、アドレスバス８に送出するバッファである。９は演算
データを記憶するデータメモリで、制御部４の出力であ
る制御信号に基づき、アドレスバス８上の番地信号で示
される番地の内容がデータバス７に出力されたり、ある
いはデータバス７の内容が書き込まれる０１０はデータ
メモリ１０の内容を一時ラッチするラッチ回路である。

上記のように構成されたメモリ制御装置について、以下
第３図の流れ図を用いてダイレクトアドレッシング時の
動作について説明する。なお、第３図の流れ図はプログ
ラムメモリ１、プログラムカウンタ２の動作と、それ以
外の回路の動作とに分けである。

さて、第３図の流れ図は大別して ■・・・フェッチ動作 ■・・・デコード動作 ■・・・実行動作 とに分けられる。　　　　　： １゜、。７．２ｆ工占 プログラムメモリ１の内容が第４図に示すようなもので
、プログラムカウンタ２のカウント値がｎとすれば、プ
ログラムメモリ１のｎ番地（命令コードＭ２）がアクセ
スされる（マシンサイクルＡ；） 一方、前に取り出されていた命令コードＭ（の実行が制
御部４で行なわれる。（マシンサイクルＧ。但し、Ａ２
−Ａ１） ■・・・デコード動作 マシンサイクルＡ１でアクセスされた命令コードＭ２は
命令レジスタ３にラッチされる。またプログラムカウン
タ２はインクリメントされてカウント数をｎ＋１とし、
ダイレクトアドレスｄａ１の取り出しを開始する。（マ
シンサイクルＢ；）一方命令レジスタ３は命令コードＭ
２のデコードを開始する。（マシンサイクルＢｏｏ　　
但ｔ、、Ｂ１−＝Ｂ二） ■・・・実行動作 ｉ。

マシンサイクルＢｊ・：、でアクセスされたプログラム
□！ メモリーのｎ＋１番地の内容であるダイレクトアドレス
ｄａ１はバッファ６を介しアドレスバス８によりデータ
メモリ９に送出される。またプログラムカウンタ２はイ
ンクリメントされてカウント数をｎ＋２とし、ダイレク
トアドレスｄａ２の取り出しを開始する１、（マシンサ
イクルＣ；）一方、データメモリ９はｄａ１番地のメモ
リの内容を出力し、ラッチ回路１０に一時ラッチさせる
。

（マシンサイクルＣ二。但し、Ｃ１＝Ｃ２）次にマシン
サイクルＣ１でアクセスされたプログラムメモリｎ＋２
番地の内容であるダイレクトアドレスｄａ２はバッファ
６を介しアドレスバス８によりデータメモリ９に送出さ
れる。またプログラムカウンタ２はインクリメントされ
てカウント数をｎ＋３とし、命令コードＭ３の取出しを
開始する。（マシンサイクルＤ１） 一方データメモリ９はダイレクトアドレスｄａ２により
ｄａ２番地に、ラッチ回路１０にラッチされていたデー
タの書き込みを行なうことができる０（マシンサイクル
Ｄ／。但し、Ｂ４−Ｄ二）［―述したように、ダイレク
トアドレッシングの際には従来のものと比べてマシンサ
イクル数は減少して命令の実行を行なうことができる。

なお。

イミーディエットアドレッシングの際にもプログラムカ
ウンタ２に対して上述した同様な制御を行ない、プログ
ラムメモリ１の内容をバッフ−ｆ５を介してデータバス
７に送出することにより、マシンサイクル数は従来のも
のと比べて減少させることができる。

以上のように、プログラムメモリ１のアクセスとデータ
メモリ９のアクセスとを空間的に分離し、１サイクル内
にプログラムメモリ１のアクセスと共にデータメモリ１
ｏのアクセスを可能とすることにより、マシンサイクル
数を減少させて命令の実行を行なうことができる。

以上のように本発明は命令コードを記憶しているプログ
ラムメモリと演算データを記憶するデータメモリとへの
アクセスを空間的にもしくは時間的に分離、し、１マシ
ンサイクル内に前記プログラムメモリのアクセスと共に
前記データメモリのアクセスを可能にし、さらにアクセ
スされた前記プログラムメモリの内容が使用されるかど
のかの如何にかかわらず常時電池信号を前記プログラム
メモリに与えるプログラムカウンタを設けこのプログラ
ムカウンタを前記プログラムメモリの内容が使用された
マシンサイクルでのみインクリメントすることにより、
マシンサイクル数を従来よりも減少させ、命令の実行速
度を向上させることかでき、その実用的効果は大なるも
のがある。

【図面の簡単な説明】

第１図は従来のメモリ読み出し制御の流れ図、第２図は
本発明の一実施例におけるメモリ制御装置のブロック図
、第３図は同メモリ制御装置の制御の流れ図、第４図は
プログラムメモリの内容を示す概略図である。 １・・・・・・プログラムメモリ、２・・・・・・プロ
グラムカウンタζ９・・・・・・データメモリ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名−・ 一引。 ＋＋ ＠１図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 命令コードを記憶しているプログラムメモリと、前記プ
   ログラムメモリとのアクセスが空間的もしくは時間的に
   分離され、１マシンサイクル内に前記プログラムメモリ
   のアクセスと共にアクセスが可能な、演算データを記憶
   するデータメモリと、前記プログラムメモリに常時番地
   信号を与え、アクセスされた前記プログラムメモリの内
   容が使用されたマシンサイクルでのみその内容をインク
   レメントされるプログラムカウンタとを具備したメモリ
   制御装置。