JPS58225440A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータのメモリ制御装置に関
するものである。

メモリ、演算部、入出力部、制御部等を１つの集積回路
チップとしたいわゆるシングルチップマイクロコンピュ
ータの一構造として、メモリ空間をプログラムメモリ空
間とデータメモリ空間とに分離し、１マシンサイクル内
で両メモリへ同時にアクセトして命令実行速度の向上を
図ると共に、演算部に演算した演算結果を残しておくア
キュムレータを持たずに演算結果を直接にデータメモリ
に書き込む構造が考えられる。またデータメモリの番地
信号としてプログラムメモリの内容を用いることも考え
られる。一方、データメモリの内容を演算部で操作する
ためには、データメモリの読み出しと書き込みのために
、少なくとも２マシンサイクルを要する。この時、デー
タメモリの番地信号としてプログラムメモリの内容を用
いたとすると、この２マシンサイクルの間データメモリ
に同じ番地信号を出力するだめにプログラムメモリ自身
も２マシンサイクルにわたって同じ番地信号を与えられ
る必要があり、プログラムメモリとデータメモリの分離
による実行速度の向上を図ることが出来なくなってしま
う。

本発明は上記問題に鑑み、番地情報を一時ラッチするデ
ータメモリアドレスラッチを設けることにより、プログ
ラムメモリの内容をデータメモリの番地信号としてデー
タメモリの操作を行う場合でも、前記プログラムメモリ
と前記データメモリの分離による実行速度の向上を保つ
ことができるメモリ制御装置を提供することにある。

以下、図面を参照しながら本発明の一実施例について説
明する。

第１図は本発明の一実施例におけるメモリ制御装置のブ
ロック図である。同図において、１はプログラムを格納
するプログラムメモリで、プログラムカウンタ２で指示
された番地の内容を出力する。プログラムメモリ１の内
容である命令コードは制御部３で解読され、プログラム
メモリ１の内データを記憶しておくデータメモリで、デ
ータバス４ヘデータを出力したり、あるいはデータバス
４の内容を取込んだりする。７はデータメモリ６にアド
レスを送出するデータメモリアドレスラッチで、制御部
３で制御されるとともに、アドレスバス６の内容を一時
保持する。８はアキュムレーバス４に送出する。

以下第２図を参照しながら、データメモリアドレスラッ
チ７を制御する制御部３についてさらに詳細に説明する
。同図において、９は命令レジスタで、プログラムメモ
リ１の出力である命令コードを一時記憶する。１ｏは状
態生成用のステッドカウンタで、命令コードが命令レジ
スタ９に入力された時にリセットされ、その後火の命令
コードが入力されるまで１マシンサイクル毎に順次イン
クレメントされる。１１はＰＬム（Ｐｒｏｇｒａｍａｂ
ｌｅＬｏｇｉｃ　Ａｒｒａｙ）で、命令レジスタ９．ス
テイトカウンタ１０の出力を入力とし、これらを解読す
る。　　　　　１解読の結果は制御信号用ラッチ１２に
一時ラッチされる。またこの時、ステイトカウンタ１０
はインクレメントされるか、あるいは新しい命令コード
が命令レジスタ９に入力されて、新しい状態が再びＰＬ
ム１１で解読される。すなわち命令レジスタ９及びステ
イトカウンタ１ｏの出力の解読はパイプライン処理化さ
れており解読結果に基いて実行が行われている時、次の
実行のだめの解読が行われている。そしてＰＬム１１に
より命令レジスタ９及びステイトカウンタ１ｏの内容を
解読した結果、アドレスバス６の内容をデータメモリア
ドレスラッチ了にラッチする必要があると判明した時に
は、アドレスラッチ信号Ｘを制御信号用ラッチ１２を介
してデータメモリアドレスラッチ７に出力する。そこで
これ以降、次のアドレスランチ信号Ｘがデータメモリア
ドレスラッチ７に与えられるまで常に同じ番地信号でデ
ータメモリ６がアクセスされることになる。なおＰＬム
１１は、プログラムカウンタ２、データメモリ６、演算
部８等へも制御信号用ラッチを介して各種の制御信号Ｙ
を出力する。

なおプログラムメモリ１とデータメモリ６とは空間的に
分離しており、プログラムメモリ１の番地信号はプログ
ラムカウンタ２からアドレスバス５を経由せずに直接与
えられる。すなわちプログラムメモリ１とデータメモリ
６は同時にアクセスされることが可能である。

上記のように構成された装置について、以下実行処理の
課程について述べる。まず第３図に示すような命令がプ
ログラムメモリ１に格納されているとする。なお、第３
図に示すｎ番地に格納されている命令コード人は、ｎ＋
１番地に格納されている番地情報ｄａが指示するデータ
メモリ６の内容を演算部８に入力し、その値を１だけイ
ンクリメントし、結果をｄａ番地のデータメモリ６に格
納するという動作を示しているものとする。これらの一
連の動作をプログラムメモリ１とデータメモリ６へのア
クセスを中心として図示すると、第４図に示すようなフ
ローチャートとなる。すなわち、命令コード人は、ステ
ップＩ、ステップ■。

ステップ■の３つのステップで実行されていくことにな
る。この３つのステップについて詳細に述べると、 ステップＩ 〔命令コード人に先立つ命令の最後の実行ステイトであ
る。〕 前述のように、制御信号はパイプライン処理されること
により、この時点で命令レジスタ９ニ命令コード人を格
納しステイトカウンタ１゜をリセットする。そして命令
コード人の第１実行ステイトのだめの解読をＰＩ、ム１
１で行う。

また命令コード人を命令レジスタ９に格納した時点でプ
ログラムカウンタ２はインクリメントされその内容をｎ
＋１とし、番地情報ｄａの取り出しにかかる。

ステップ… 〔ステップＲの実行では先ず、ステップＩで解読されて
いたＰＬム１１の出力が、制御信号用ラッチ１２にラッ
チされ、そのラッチ出力に基いて次に示すステップ庄の
実行が行われる。〕ＰＬＡ１１の出力がラッチされた時
点でステイトカウンタ１０はインクリメントされ、ステ
プＩでアクセスされていたｎ＋１番地のプログラムメモ
リ１の内容ｄａが、アドレスバス６に出力される。そし
てアドレスラッチ信号Ｘが出力され、アドレスバス６の
内容ｄａはデータメモリアドレスラッチ７にラッチされ
る。そして次のアドレスラッチ信号Ｘがデータメモリア
ドレスラッチ７に出力されるまで、データメモリ６はｄ
ａ番地がアクセスされる。今アクセスされたｄａ番地の
データメモリ６の内容は、データバス４を経由して演算
部８に入力される。

寸たｎ＋１番地のプログラムメモリ１の内容ｄａｉ；ｌ
、次のステップ１で演算結果をデータメモリ６のｄａ番
地に書き込む際に必要となるが、前述のように番地情報
ｄａＦｉ既にデータメモリアドレスラッチ７にラッチし
であることにより、この時点でプログラムカラン１夕２
の値はｎ＋２にインクレメントすることができる。そし
て次の命令コードＢの取出しにかかる。

（もしここでデータメモリアドレスラッチ７が存在しな
ければ、次のステップ■で演算結果をデータメモリ６の
ｄａ番地に書き込む時再びプログラムメモリ１から番地
情報ｄａをアドレスバス５に出力することになり、命令
コードＢの取出しのだめのｎ＋２番地へのアクセスを次
のステップ寸で待たなければならない。、、そこでプロ
グラムメモリ１とデータメモリ６の分離による命令実行
速度の向上を図ることが出来なくなる。） ステップｍ 〔ステップ■の場合と同様に、先ずＰＬＡｌｌの出力が
制御信号用ラッチ１２にラッチされ、このラッチ出力に
基いて次に示すステップ■の実行が行われる膿 まずステップＨで演算部８に入力されたデータがインク
リメントされ、データバス４を経由してデータメモリ６
に出力される。このデータはデータメモリ６のｄａ番地
に書き込まれる必要があるが、番地情報ｄａはすでにス
テップ川でデータメモリアドレスラッチ７にラッチされ
ている。またステップ…で番地情報ｄａをデータメモリ
アドレスラッチ７にラッチしただめ、ステップＭから取
出しにかかることのできた命令コードＢは、ＰＬム１１
の出力が制御信号用ラッチ１２にラッチされた時点で命
令レジスタ９に格納することができる。

以上述べたように本発明によれば、番地情報を一時ラッ
チするデータメモリアドレスラッチと、前記データメモ
リアドレスラッチを制御する制御部とを設けることによ
り、プログラムメモリ空間とデータメモリ空間とを分離
し、両メモリへのアクセスを同時に行えるようにして命
令実行速度の向上を図ることができると共に、演算部に
設けられるアキュムレータを廃して１つの命令の実行の
中で同じ番地のデータメモリの読込みと書込みとを行わ
せるということにより、プログラムメモリの内容を前記
データメモリの香典情報として用いる命令を実行する時
プログラムカウンタはこの番地情報が格納されている前
記プログラムメモリの番地を１マシンサイクルだけ指示
するだけでよいことになる。すなわち、データメモリの
読込み時に必要としだ番地情報を書込み時にまでデータ
メモリアドレスラッチに一時記憶しておくことにより、
前記プログラムカウンタは前記データメモリの書込みと
は無関係に、次に必要な前記プログラムメモリの番地を
さし示すことができ、前記プログラムメモリの内容をデ
ータメモリの番地信号として複数回用いる命令を実行す
る時にも、前記プログラムメモリと前記データメモリの
分離による命令実行の高速性を保つことができ、その工
業的価値は大なるものがある。

【図面の簡単な説明】

第１図は本発明のミ寓藪判コー実施例におけるメモリ制
御装置のブロック図、第２図は同制御部のブロック図、
第３図はプログラムメモリの内容を示す図、第４図は同
制御の流れ図である。 １・・・・・・プログラムメモリ、２・・・・・・プロ
グラムカウンタ、３・・・・・・制御部、６・・・・・
・データメモリ、７・・・・・・データメモリアドレス
ラッチ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１基筒　
１　図 第２図

Claims (1)

【特許請求の範囲】
1. 命令を記憶するプログラムメモリと、前記プログラムメ
   モリに接続され番地信号を前記プログラムメモリに与え
   るプログラムカウンタと、演算データを記憶するデータ
   メモリと、前記データメモリに接続され前記データメモ
   リに対する番地信号を一時記憶するデータメモリアドレ
   スラッチと、前記プログラムメモリの出力と前記データ
   メモリアドレスラッチの入力とを接続するアドレスバス
   と、前記プログラムメモリに格納され前記アドレスバス
   を経由して前記データメモリアドレスランチにラッチさ
   れる番地信号を前記データメモリアドレスラッチにラッ
   チするか否かを制御する制御部とを有するメモリ制御装
   置。