JPS6284338A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機の制御方式であるマイクロプロ
グラム制御を行うマイクログログラム制御装置に関する
ものである。

〔従来の技術〕

第２図は、従来のマイクロプログラム制御装ｆＲを説明
するための図であり１図において、（１）は命令及びデ
ータの格納された主記憶装置ｉ２１はメモリバスｂで接
続された主記憶装置（１）との命令やデータの授受を制
御する主記憶制御回路、（３）は主記憶！１１＠回路（
２）により主記憶装置（１）から読み出された命令を保
持する命令レジスタ。

（４１は命令レジスタ（３）に保持された命令を解読し
、その命令を処理するマイクロ命令の実行順序を制御す
るマイクロプログラムシーケンス制御回路、（５）はマ
イクロプログラムの格納されたマイクロプログラムメモ
リ、（６）はマイクロプログラムシーケンス制御回路（
４）からのアドレスによりマイクロプログラムメモ１月
５）から読み出されたマイクロ命令を保持するマイクロ
命令レジスタ。（７）はマイクロ命令レジスタ（６）に
保持されたマイクロ命令により演算全実行する演算回路
である。

次に動作について説明する。主記憶制御回路（２）から
の指令によυ主記憶装置（１）からメモリバスｂを経由
して読み出された命令が命令レジスタ（３）にセットさ
れる。マイクロプログラムシーケンス制御回路（４）は
命令レジスタ（３）に保持されている命令を解読し、そ
の命令を処理するマイクロプログラムが格納されている
先頭アドレスをマイクロプログラムメモ１月５）に出力
する。マイクロプログラムメモリ（５）から読み出され
たマイクロ命令はマイクロ命令レジスタ（６）にセット
される。このマイクロ命令により主記憶制御回路（２）
が制御され、演算されるオペランドのアドレスが計算さ
れ、主記憶装置（１１へ出力され、メモリバスｂ′ｆ：
経由して読み出されたオペランドが主記憶制御回路（２
１に取り込まれる。この間。

マイクロ命令レジスタ（６）に保持されたマイクロ命令
によりマイクロプログラムシーケンス制御回路（４）も
制御され、順次実行すべきマイクロ命令のアドレスがマ
イクロプログラムメモ１月５）へ出力され、読み出され
たマイクロ命令がマイクロ命令レジスタ（６）にセット
される。この間、これらのマイクロ命令中の演算回路（
７）を制御するフィールドは無動作のコードである。

次に読み出されたマイクロ命令の制御によシ、演算回路
（７１では、主記憶制御回路（２）から上記のオペラン
ドをシステムバスａを経由して取り込まれ、演算が行な
われ、同時に主記憶制御回路（２）により次に実行すべ
き命令が主記憶装置（１）からメモリバスｂを経由して
読み出された命令レジスタ（３）にセットされる。以上
のようにして主記憶装置（１）に格納されたプログラム
及びデータが順次処理されて行く。

〔発明が解決しようとする問題点〕

従来のマイクロプログラム制御装置は以上のように構成
されているので、主記憶制御回路のみ制御を必要とし演
算回路の制御が不要のマイクロ命令にも演算回路無動作
というコードが必要である之めマイクロプログラムメモ
リが大容量となり、また、逐次処理のため処理時間が大
きくなるという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、マイクロプログラムメモリヲ小容量化でき
るとともに、高速処理できるマイクロプログラム制御袋
ｆｔ’＆得ることを目的とする。

〔問題点を解決するための手段〕

この発明によるマイクロプログラム制御装置は、主記憶
制御用のマイクロプログラムと演算回路を制御するマイ
クロプログラムを分離し。

各々の制御状態を互いに報告する手段を設け。

互いに相手の状態全監視しながら独立に動作できるよう
にしたものである。

〔作用〕

この発明によるマイクロプログラム制御装置は、主記憶
制御回路と演算回路が、各々個別のマイクロプログラム
で制御され、並列に動作する。

〔実施例〕

第１図は、この発明によるマイクロプログラム制御装置
の一実施例を説明するための図であり１図において、（
１）は命令及びデータの格納された主記憶装置、（２１
はメモリバスｂで接続された主記憶装置（１１との命令
やデータの授受を制御する主記憶制御回路、（３）は主
記憶制御回路（２）により主記憶装置（１）から読み出
された命令を保持する命令レジスタ、　　＋４ａＪは命
令レジスタ（３）に保持された命令を解読し、その命令
を処理するために主記憶制御回路（２）を制御するマイ
クロ命令の実行順序を制御するマイクロプログラムシー
ケンス制御回路、　　（４ｂ）は命令レジスタ（３）に
保持された命令を解読し、その命令を処理するための演
算を制御するマイクロ命令の実行順序を制御するマイク
ログログラムシーケンス制御回路、　　１５ａ）は主記
憶制御回路（２）を制御するマイクロプログラムの格納
されたマイクロプログラムメモリ、　　ｔ５ｂ）は演算
を制御するマイクロプログラムの格納されたマイクロプ
ログラムメモリ、（６ａ）はマイクロプログラムシーケ
ンス制御回路（４ａ）からのアドレスによりマイクロプ
ログラムメモリ（５ａ）から読み出されたマイクロ命令
を保持するマイクロ命令レジスタ、　　ｔ６ｂ）はマイ
クロプログラムシーケンス制御回路（４ｂ）からのアド
レスによりマイクロプログラムメモリ（５ｂ）から読み
出されたマイクロ命令を保持するマイクロ命令レジスタ
、（７）はマイクロ命令レジスタ（６ｂ）に保持された
マイクロ命令により演算を実行する演算回路である。

次に動作について説明する。主記憶制御回路（２）は、
マイクロプログラムシーケンス制御回路（４ａ）からの
アドレスに従ってマイクロプログラムメモリ（５ａ）か
ら読み出されマイクロ命令レジスタ（６ａ）に保持され
るマイクロ命令を順次実行することによシ、主記憶装置
（１１からメモリバスｂを経由して読み出された命令を
命令レジスタ（３）にセットし、この命令を解読して演
算されるオペランドのアドレスを計算し、主記憶装置（
１１へ出力し、メモリバスｂｒ経由して読み出されたオ
ペランドを取り込む。この間、演算回路（７）では、マ
イクロプログラムシーケンス制御回路（４ｂ）からのア
ドレスに従ってマイクログログラムメモリ（５ｂ）から
読み出されマイクロ命令レジスタ（６ｂ）に保持される
マイクロ命令を順次実行することにより、前命令の演算
が行なわれる。

マイクロプログラムシーケンス制御回路（４ａ）は新し
い命令全命令レジスタ（３）にセットし、その命令に必
要なオペランドを取り込んだ時点でマイクログログラム
シーケンス制御回路（４ｂ）に演算準備が完了した事を
、制御状態信号Ｃにより報告する。マイクロプログラム
シーケンス制御回路（４ｂ）は、上記演算準備完了信号
により、演算を開始すると同時に、マイクロプログラム
シーケンス制御回路（４ａ）に対し次命令フェッチの要
求を制御状態信号Ｃにより報告する。マイクロプログラ
ムシーケンス制御回路（４ａ）はこの次命令フェッチ信
号により次の命令及び演算用オペランドの読み出しを開
始する。以上のようにして、主記憶制御回路（２）と演
算回路（７）が各々個別のマイクロプログラムによシ並
列に動作して、主記憶装置（１１に格納されたプログラ
ム及びデータが順次処理されて行く。

〔発明の効果〕

以上のように、この発明によるマイクロプログラム制御
装置によれば、主記憶制御回路と演算回路を各々独立の
マイクロプログラムにより制御するように構成したので
、マイクロプログラム容量を小容量にでき、また高速に
処理できる効果がある。

【図面の簡単な説明】

第１図はこの発明によるマイクロプログラム制御装置の
一実施例を説明するための図、第２図は従来のマイクロ
プログラム制御装置を説明するための図である。 （１）は主記憶装置、（２）は主記憶制御回路、（３）
は命令レジスタ、（４）はマイクロプログラムシーケン
ス制御回路、（５）はマイクロプログラムメモリ、（６
）はマイクロ命令レジスタ、（７）は演（至）回路であ
る。 なお０図中、同一あるいは相当部分には同一符号を付し
て示しである。

Claims (1)

【特許請求の範囲】
1. 電子計算機の制御方式であるマイクロプログラム制御を
   行うマイクロプログラム制御装置において、主記憶制御
   回路用のマイクロプログラムメモリ及びマイクロ命令レ
   ジスタと、演算回路を制御するマイクロプログラムメモ
   リ及びマイクロ命令レジスタと、各マイクロプログラム
   メモリからマイクロ命令を読み出すアドレスを各々独立
   に出力する２個のマイクロプログラムシーケンス制御回
   路と、各マイクロプログラムシーケンス制御回路間で互
   いに制御状態を報告する手段とを備えたマイクロプログ
   ラム制御装置。