JPS63261449A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS63261449A
JPS63261449A JP62095180A JP9518087A JPS63261449A JP S63261449 A JPS63261449 A JP S63261449A JP 62095180 A JP62095180 A JP 62095180A JP 9518087 A JP9518087 A JP 9518087A JP S63261449 A JPS63261449 A JP S63261449A
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JP
Japan
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register
coprocessor
bus
address
area
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Pending
Application number
JP62095180A
Other languages
English (en)
Inventor
Takuichirou Nakazawa
拓一郎 中澤
Atsushi Hasegawa
淳 長谷川
Ikuya Kawasaki
川崎　郁也
Jiyunichi Tatezaki
館崎　順一
Kazuhiko Iwasaki
一彦 岩崎
Makoto Hanawa
花輪　誠
Shigeki Morinaga
茂樹 森永
Hisashi Kajiwara
久志 梶原
Takeshi Asai
剛 浅井
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Hitachi Engineering Co Ltd
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Engineering Co Ltd
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Publication of JPS63261449A publication Critical patent/JPS63261449A/ja
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらには複数のプロセッサ
が結合されたシステムにおけるプロセッサ識別方式に適
用して有効な技術に関し、例えば同一種類のコプロセッ
サが複数個設けられてなるマイクロコンピュータシステ
ムにおけるコプロセッサ指定方式に関する。
［従来の技術］ １６ビツトあるいは３２ビツトなどのような高機能を持
つマイクロプロセッサにおいては、数値演算の高速化な
どを図るため、ＦＰＵ（Ｆｌｏａｔｉｎｇ　　Ｐｏ１ｎ
ｔ　　Ｕｎｉｔ：浮動小数点演算ユニット）などのコプ
ロセッサを結合してシステムを構成することがある。コ
プロセッサは、上記ＦＰＵの他にも用途別に種々のもの
が考えられており、目的に応じてコプロセッサを使い分
ける必要がある。また、同種のコプロセッサであっても
、並列、多重に動作させたい場合がある。そこで、複数
のコプロセッサを有するシステムにおいては、コプロセ
ッサを識別する方法が必要となる。
従来、コプロセッサを有するシステムにおけるコプロセ
ッサの識別方式としては、例えば、マイクロプロセッサ
の命令語の中にコプロセッサ識別フィールドを設けてお
き、コプロセッサ命令実行の際に上記識別フィールドの
コードをアドレスバス上に出力する。そして、その後、
例えばデコーダのような外部解読装置によってコプロセ
ッサ識別コードを解読してチップ選択信号を形成し、指
定されたコプロセッサに伝えるようにしたものがある（
特開昭５９−２０１１５４号）。
［発明が解決しようとする問題点］ 上記コプロセッサ識別方式にあっては、マイクロプロセ
ッサの命令語内にコプロセッサ識別フィールドを設けて
いるので、命令のビットパターン割付けにおける自由度
が／Ｊ＼さくなる。そのため。
将来の命令の拡張性を狭くするおそれがある。また、従
来のコプロセッサ識別方式にあっては、識別フィールド
のコードを解読してコプロセッサを指定する識別装置を
外付は回路で構成する必要がある。しかも、従来のコプ
ロセッサ識別方式は、コプロセッサの種類を指定するも
のであって、コプロセッサの識別コードが固定されてい
るため汎用性が低いとともに、同一種類のコプロセッサ
を複数個使用してこれを多重に操作させるようなシステ
ムを構成した場合において、−命令によって同一コプロ
セッサ間の識別を行なうようなことができなかった。従
って、そのような識別を行なうには、上記とは全く別個
の解読操作が必要になる。
しかも、そのため、コプロセッサ命令であることが明白
であるのに、コプロセッサ命令であるということを識別
させる情報（コード）を命令語内に入れておかなければ
ならないという問題があった。
この発明の目的は、高機能マイクロプロセッサの命令拡
張の自由度を高めることにある。
この発明の他の目的は、コプロセッサを用いたコンピュ
ータシステムにおけるコプロセッサ・インタフェースの
汎用化およびシステムのスループットの向上を図ること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、マイクロプロセッサ内の状態表示レジスタの
ような制御レジスタのうちユーザプログラムによって読
出し・書込み可能な部位に、コプロセッサ識別コード（
番号）を格納するビットを設け、コプロセッサ命令実行
時に上記制御レジスタ内のコプロセッサ識別コードを外
部へ出力させるようにする。
また、上記制御レジスタは、割込み等に基づく例外処理
時にスタック領域へ退避させるようにするものである。
［作用］ 上記した手段によれば、マイクロプロセッサの命令語内
にコプロセッサ識別フィールドを設ける必要をなくして
、将来の命令の拡張性を高めるとともに、同一種類のコ
プロセッサであっても別の識別番号を割り当てておくこ
とにより識別し、同一種類の複数のコプロセッサを速や
かに並列・多重に動作させることができるようにして、
コプロセッサ・インタフェースの汎用化およびシステム
のスループットの向上を図るという上記目的を達成する
ことができる。
［実施例］ 第１図には１本発明が適用されたマイクロプロセッサの
一実施例が示されている。
第１図において、１は命令レジスタやこの命令レジスタ
にフェッチされたマクロ命令に対応された一連のマイク
ロ命令群と、このマイクロ命令に基づいてプロセッサ内
部の制御信号を形成する制御用デコーダもしくはシーケ
ンス・コントローラ等からなる制御部である。
２は、データレジスタやアドレスレジスタのような多目
的に使用される汎用レジスタおよびスタックポインタ、
イミーディエイト値やコプロセッサに対するコマンド等
を入れるのに使用されるインストラクショクレジスタ２
ｂ、プロセッサ内部の状態を表示するステータスレジス
タ（状態表示レジスタ）２ａのような制御レジスタ等か
らなるレジスタ群である。このレジスタ群２の内容は、
ＣＣＢバス２ｃおよび制御レジスタ値出力レジスタ３を
介して、実行ユニット１０へ供給可能にされている。
実行ユニット１０は、アドレス演算等を行なう演算ユニ
ット１１（ＡＵ）とその演算結果を保持するアドレステ
ンポラリレジスタ１２　（ＡＵＯ）、アドレス出力レジ
スタ１３　（ＡＯＲ）　、次に演算される値を一時保持
するためのテンポラリレジスタ１４　（ＴＲＯ）、デー
タ出力レジスタ１５（ＤＯＲ）およびデータ入力レジス
タ１６（ＤＩＲ）、データバス上に入出力されるデータ
のバイト配列を変更するためのデータアライナ１７　（
ＡＬＮ）、実行ユニット１０からレジスタ群２に転送さ
れるデータを一時保持するテンポラリレジスタ１８（Ｅ
ＣＲ）等により構成されている。
実行ユニット１０内において処理されたアドレスおよび
データは、アドレス出力レジスタ１３およびデータアラ
イナ１７より、各々内部アドレスバス４および内部デー
タバス５を介して、アドレスピン６およびデータピン７
へ送出される。一方、外部より取り込まれたデータは、
データバス５を介して一部データアライナ１７に入力さ
れ、データ入力レジスタ１６を介して実行ユニット１０
内のバスＢＡ、ＢＢまたはＢＣにのせられる。
さらに、この実施例では、上記レジスタ群２内のステー
タスレジスタ２ａの一部に、外部のコプロセッサを指定
する例えば３ビツトのコードからなる識別番号の入るコ
プロセッサ指定領域ＰＩＤが設けられている。しかも、
このコプロセッサ指定領域ＰＩＤは、ステータスレジス
タ２ａのうち、ユーザプログラムにより読出し書込み可
能な領域の一部に設けられている。これとともに、第１
図の実施例では、特に制限されないが、上記ステータス
レジスタ２ａのうち、コプロセッサ指定領域ＰＩＤ内の
コードを転送可能なレジスタ１９（Ａ○Ｔ）が設けられ
ており、このレジスタ１９に取り込まれた３ビツトのコ
ードは、前記アドレス出力レジスタ１３に供給され、ア
ドレスバス、４を介して外部のシステムアドレスバスの
第２〜第４ビツト上に出力可能にされている。上記ステ
ータスレジスタ２ａのＰＩＤ領域への識別コードの設定
は、実行ユニット１０内のバスＢＣに接続されたテンポ
ラリレジスタ１８　（ＥＣＲ）よりＣＣＢバス２ｃを介
して行なわれる。
また、上記ステータスレジスタ２ａは、不正命令や割込
み、バスエラー、リセット等の例外発生時に、スタック
領域に退避できるようにされている。
第２図には、３２ビツトマイクロプロセツサにおけるス
テータスレジスタ２ａの構成例が示されている。
このステータスレジスタでは、第Ｏビットから第７ビツ
トまでの８ビツトはフラグ領域とされており、演算結果
のオールゼロを示すフラグＺ、演算結果の最上位ビット
を表示するフラグＮ、演算結果の正負を示すフラグＬ、
オーバーフローの発生を示すフラグ■、多倍長演算に使
用されるフラグＸ、終了条件の設定等に使用されるフラ
グＦ、ポインタビットエラーを示すフラグＰ、十進ファ
ンクションセレクトを示すフラグＦＳが設けられている
。
また、この実施例のステータスレジスタ２ａでは、第Ｏ
ビットから第１５ビツトまでの１６ビツトが、ユーザプ
ログラムによって読出し書込み可能な領域とされ、この
領域内に、２ビツトの元リング番号表示領域ＰＲＮＧと
ともに、前述したコプロセッサ指定領域ＰＩＤが設けら
れている。上記元リング番号表示領域ＰＲＮＧは、階層
的な制御構造を採用したプロセッサにおける現在実行中
のリング（制御階層）を呼び出す前のリングを示す領域
である。なお、第１１〜第１３ビツトはリザーブ領域で
ある。
さらに、ステータスレジスタ２ａの第１６から第１９ビ
ツトまでの４ビツトには、割込みマスクの順位を指定す
る領域ｉ　Ｍ　Ａ　Ｓ　Ｋが、また第２０ビツトにはデ
バッグモード時に使用するフラグＤＢ、第２４ビツトに
はアドレス変換のオン／オフを指定するフラグＤＡＴＳ
、第２８ビットにはアドレス拡張モードを示すフラグＸ
Ａ、第２９ビツトと第３０ビツトには現在実行中のリン
グの番号を表示する領域ＲＮＧが、そして第３１ビツト
には使用するスタックポインタの選択状態を示すフラグ
ＳＭがそれぞれ割り当てられている。なお、第２１〜第
２３ビツトおよび第２５〜第２７ビツトはリザーブ領域
である。また、特に制限されないが、ステータスレジス
タ２ａのうち、第１６〜第３１ビツトはユーザ状態では
り−ド／ライトできない領域とされている。
上記のようなステータスレジスタ２ａを有するプロセッ
サにおいては、ステータスレジスタ２ａ内のコプロセッ
サ指定領域ＰＩＤにコプロセッサ識別コードを入れて、
コプロセッサ命令実行時に。
コマンドとともにステータスレジスタ２ａ内のコプロセ
ッサ識別コードをコプロセッサに渡してやればよく、命
令語内にコプロセッサ識別フィールドを設けておく必要
がない。
第３図には、上記のごとく構成されたマイクロプロセッ
サと、２個のコプロセッサを用いたシステムの一例が示
されている。同図において、符号ＭＰＵで示されている
のが、マイクロプロセッサ、ＦＰＵＩ、ＦＰＵ２で示さ
れているのが、浮動小数点演算プロセッサのようなコプ
ロセッサ、ＭＥＭで示されているのが主メモリである。
これらのＬＳＩ間は、システムアドレスバスＡＢおよび
システムデータバスＤＢによって互いに接続されている
とともに、ハンドシェイキングのための各種制御信号「
で、忌、　Ｒｉｄ、ＤＳ、ＡＴ、已。
ＢＳＴ、ＣＰＳＴ等を伝える制御信号線１１〜ＩＩｌが
接続されている。
なお、第３図において、制御信号ＢＣはメモリＭＥＭ内
に格納されるデータの配列状態を指示する信号、に３−
はマイクロプロセッサから出力されるアドレスが確定し
ていることを示す信号、Ｒｉｄは読出しまたは書込みを
指示する信号、ＤＳはバス上のデータが確定しているこ
とを示す信号、ＡＴはコプロセッサコマンド転送要求（
１１０）とか、オペランド転送要求（１００）とか、マ
イクロプロセッサがどのようなバスサイクルを要求する
か示す信号である。また、５万は、バス上のデータを取
り込んだことや有効なデータをバス上に出力したことを
メモリやコプロセッサの側からＭＰＵへ知らせる信号、
ＢＳＴはバスの状態を、またＣＰＳＴはコプロセッサの
状態（例えばコマンドの取込み終了）をそれぞれＭＰＵ
へ知らせるための信号である。
そして、この実施例では、予め各コプロセッサＦＰＵＩ
、ＦＰＵ２に識別番号を与えておいて、マイクロプロセ
ッサＭＰＵより、アドレスバスＡＢ上に出力された識別
コードと上記識別番号を各コプロセッサにおいてソフト
的に比較して自己に対する指令（コプロセッサ命令）で
あるか否か自分自身で判別させるようになっている。
次に、上記２つのコプロセッサを有するシステムにおい
て、コプロセッサ命令を実行する場合の手順の一例を、
第４図（Ａ）および（Ｂ）を用いて説明する。
第４図（Ａ）、ＣＢ）のフローは、マイクロプロセッサ
ＭＰＵが第１のコプロセッサＦＰＵＩに対して浮動小数
点演算の指令を与え、その後コプロセッサＦＰＵＩにお
ける演算中に第２のコプロセッサＦＰＵ２に対して浮動
小数点演算の指令を与える場合の手順が示されている。
なお、この実施例では、上記コプロセッサＦＰＵ１に対
して識別コード“ＯＯＯ”が、また、他方のコプロセッ
サＦＰＵ２に対しては識別コード“００１“が与えられ
ているものとして、以下説明する。
先ず、マイクロプロセッサＭＰＵは、ステータスレジス
タ２ａのコプロセッサ指定領域ＰＩＤに、第１のコプロ
セッサＦＰＵＩの識別コード“０Ｏｏｎを書き込む（ス
テップ５１）０次に、上記コプロセッサ指定領域ＰＩＤ
内の識別コードを、レジスタＡＯＴ　（第１図参照）に
セットしたのち、インストラクションレジスタＩＲＥＧ
内のコプロセッサコマンド（以下ＦＰＵコマンドと略す
）を制御レジスタ値出力レジスタＣＢＳに転送する（ス
テップＳ２）、それから、レジスタＣＢＳの値をデータ
出力レジスタＤＯＲにセットするとともに、上記レジス
タＡＯＴ内の識別コードをアドレス出力レジスタＡＯＲ
に転送し、テンポラリレジスタＴＲＯにはオペランドア
ドレスをセットする（ステップＳ３）。
しかる後、アドレス出力レジスタＡＯＲの値を内部アド
レスバス４を介してアドレスピン６へ送出するとともに
、データ出力レジスタＤＯＲの値を内部データバス５を
介してデータピン７へ送出する。そして、ＦＰＵコマン
ド転送要求信号ＡＴ１１０をアサートし、テンポラリレ
ジスタＴＲＯ内のオペランドアドレスを演算ユニットＡ
Ｕに供給する（ステップＳ４）。
すると、転送要求信号ＡＴＬＩＯを受けたコプロセッサ
ＦＰＵＩは、識別番号（Ｐ　Ｉ　Ｄコード）の比較を行
なって、自己の番号と同一ならばデータバスＤＢ上より
ＦＰＵコマンドを取り込み（ステップＳ５）、データ取
り込み終了を示す信号５ごをアサートし、かつＦＰＵコ
マンドの取込み終了を示す信号ＣＰＳＴＯＩＯをアサー
トする（ステップ８６）。
次に、上記信号■、ＣＰＳＴＯＩＯを受けてマイクロプ
ロセッサＭＰＵが演算ユニットＡＵにおけるアドレス演
算結果を、レジスタＡＵＯからアドレス出力レジスタＡ
ＯＲにセットする（ステップＳ７）、それから、アドレ
ス出力レジスタＡＯＲの値をアドレスバス４を介してア
ドレスピンへ送出し、かつコプロセッサオペランド転送
要求信号ＡＴ１００をアサートする（ステップＳ８）。
すると、システムバスを介してメモリＭＥＭがアクセス
されて、指定されたアドレスのデータを出力するととも
に、データをバス上に出力したことを示す示す信号ＤＣ
およびバス状態を示す信号ＢＳＴをアサートする（ステ
ップＳ９）。
上記制御信号死およびＢＳＴによって、コプロセッサＦ
ＰＵＩはシステムバス上のデータを取り込み、ＦＰＵコ
マンドに応じた演算を開始する。
一方、マイクロプロセッサＭＰＵは、コプロセッサＦＰ
ＵＩのデータ取り込み、演算開始と並行して、先ずアド
レスピンをハイインピーダンス状態にしてから（ステッ
プ５ＩＯ）、ステータスレジスタ２ａのコプロセッサ指
定領域ＰＩＤに、第２コプロセツサＦＰＵ２の識別コー
ドである“００１”を書き込む（ステップ５１１）。
次に、上記コプロセッサ指定領域ＰＩＤ内の識別コード
を、レジスタＡＯＴにセットしたのち、インストラクシ
ョンレジスタＩＲＥＧ内のＦＰＵコマンドを制御レジス
タ値出力レジスタＣＢＳに転送する（ステップ５１２）
、それから、レジスタＣＢＳの値をデータ出力レジスタ
ＤＯＲにセットするとともに、上記レジスタＡＯＴ内の
識別コードをアドレス出力レジスタＡＯＲに転送し、テ
ンポラリレジスタＴＲＯにはオペランドアドレスをセッ
トする（ステップ５１３）。
しかる後、アドレス出力レジスタＡＯＲの値を内部アド
レスバス４を介してアドレスピン６へ送出するとともに
、データ出力レジスタＤＯＲの値を内部データバス５を
介してデータピン７へ送出する。そして、ＦＰＵコマン
ド転送要求信号ＡＴ１１０をアサートし、テンポラリレ
ジスタＴＲＯ内のオペランドアドレスを演算ユニットＡ
Ｕに供給する（ステップ５１４）。
すると、転送要求信号ＡＴＩＩＯを受けたコプロセッサ
ＦＰＵ２は、識別番号（ＰＩＤコード）の比較を行なっ
て、自己の番号と同一ならばデータバスＤＢ上よりＦＰ
Ｕコマンドを取り込み（ステップ８１５）、データ取り
込み終了を示す信号ＤＣをアサートし、かつＦＰＵコマ
ンドの取込み終了を示す信号ＣＰＳＴＯＩＯをアサート
する（ステップ８１６）。
次に、上記信号ＤＣ，ＣＰＳＴＯＩＯを受けてマイクロ
プロセッサＭＰＵが演算ユニットＡＵにおけるアドレス
演算結果を、レジスタＡＵＯからアドレス出力レジスタ
ＡＯＲにセットする（ステップ５１７）、それから、ア
ドレス出力レジスタＡＯＲの値をアドレスバス４を介し
てアドレスピンへ送出し、かつコプロセッサオペランド
転送要求信号ＡＴ１００をアサートする（ステップ８１
８）。
すると、システムバスを介してメモリＭＥＭがアクセス
されて、指定されたアドレスのデータを出力するととも
に、データをバス上に出力したことを示すＳて−および
バス状態を示す信号ＢＳＴをアサートする（ステップ５
１９）。
上記制御信号ざでおよびＢＳＴによって、コプロセッサ
ＦＰＵ２はシステムバス上のデータを取り込み、ＦＰＵ
コマンドに応じた演算を開始する。
そして、マイクロプロセッサＭＰＵは、コプロセッサＦ
ＰＵ２のデータ取り込み、演算開始と並行して、アドレ
スピンをハイインピーダンス状態にする。
従って、従来方式ではコプロセッサの識別コードが固定
されているとともに、同一種類のコプロセッサを並列・
多重に動作させることができなかったものが、上記実施
例に従うと、コプロセッサの識別番号をユーザが自由に
変えられるようになり、汎用性が高くなるとともに、同
一種類のコプロセッサであっても容易にこれを並列・多
重に動作させることができる。
なお、上記実施例では、ステータスレジスタ２ａ内に設
けられたコプロセッサ指定領域ＰＩＤが３ビツトで構成
され、最高８個のコプロセッサを識別できるようにされ
ているが、コプロセッサ指定領域ＰＩＤのビット数は３
ビツトに限定されず制御レジスタのフラグ領域等地の領
域との関係で任意のビット数とすることができる。
以上説明したように上記実施例は、マイクロプロセッサ
内のステータスレジスタのような制御レジスタのうちユ
ーザプログラムによって読出し・書込み可能な部位に、
コプロセッサ識別コード（番号）を格納するコプロセッ
サ指定領域を設け、コプロセッサ命令実行時に上記ステ
ータスレジスタ内のコプロセッサ識別コードを外部へ出
力させるようにしたので、マイクロプロセッサの命令語
内にコプロセッサ識別フィールドを設ける必要がないと
いう作用により、マイクロプロセッサの将来の命令の拡
張性を高めることができるという効果がある。
また、マイクロプロセッサ内のステータスレジスタのよ
うな制御レジスタのうちユーザプログラムによって読出
し・書込み可能な部位に、コプロセッサ識別コード（番
号）を格納するコプロセッサ指定領域を設け、コプロセ
ッサ命令実行時に上記ステータスレジスタ内のコプロセ
ッサ識別コードを外部へ出力させるようにしたので、同
一種類のコプロセッサであっても別の識別番号を割り当
てておくことにより識別し、同一種類の複数のコプロセ
ッサを速やかに並列・多重に動作させることができると
いう作用により、コプロセッサ・インタフェースの汎用
化を図るという効果がある。
さらに、マイクロプロセッサ内のステータスレジスタの
ような制御レジスタのうちユーザプログラムによって読
出し・書込み可能な部位に、コプロセッサ識別コード（
番号）を格納するコプロセッサ指定領域を設け、コプロ
セッサ命令実行時に上記ステータスレジスタ内のコプロ
セッサ識別コードを外部へ出力させるとともに、上記ス
テータスレジスタは１割込み等に基づく例外処理時にス
タック領域へ退避させるようにしたので、コプロセッサ
命令実行中に割込み等に起因して例外処理に移ったとし
ても、どのコプロセッサが命令実行中であったかを、コ
プロセッサ指定領域ＰＩＤをスタック領域に退避させ、
例外処理終了後に元のステータスレジスタに戻してやる
ことにより、命令実行再開の際の処理が簡略化され、速
やかに元のプログラムの実行を再開することができ、こ
れによってシステムのスループットが向上されるという
効果がある。
また、各コプロセッサにおいてソフト的に識別コードの
判別を行なうようにしているので、外部解読装置を外付
は回路によって構成する必要がなくなり、システムが簡
略化されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
コプロセッサ指定領域を割込み時に退避可能なステータ
スレジスタに設けているが、ステータスレジスタのうち
退避されない領域さらにはステータスレジスタ以外の制
御レジスタに設けるようにすることも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそれに
限定されるものでなく汎用プロセッサ形態のデータ処理
装置一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、高機能マイクロプロセッサの命令拡張の自由
度を高めるとともに、コプロセッサを用いたコンピュー
タシステムにおいて、コプロセッサ・インタフェースの
汎用化およびシステムのスループットの向上を図ること
ができる。
【図面の簡単な説明】
第１図は、本発明が適用されたマイクロプロセッサの一
実施例を示すブロック図、 第２図は、コプロセッサ指定領域が設けられる制御レジ
スタのビット構成図、 第３図は、本発明に係るマイクロプロセッサと浮動小数
点演算コプロセッサを用いたシステムの一例を示すシス
テム構成図。 第４図（Ａ）、（Ｂ）は、上記システムの動作手順の一
例を示すフローチャートで、同図（Ａ）と（Ｂ）は連続
したフローを２つに分けて示したものである。 １・・・・制御部、２・・・・レジスタ群、２ａ・・・
・制御レジスタ（状態表示レジスタ、ステータスレジス
タ）、４・・・・アドレスバス、５９９８．データバス
、１０・・・・実りユニット、１１・・・・演算ユニッ
ト。 代理人　弁理士　小川勝男　、′“−＼・１１、、、　
、、□ 第　　３　　図 第　　４　　図 （Ａ＞ ｊＪ」ム

Claims (1)

  1. 【特許請求の範囲】 １、演算器および演算されるデータや演算結果を保持す
    るレジスタを有する実行部と、この実行部を制御して所
    望の処理を実行させる制御部と、内部状態を示したり動
    作モードを指定するための制御レジスタとを備えたデー
    タ処理装置において、上記制御レジスタ内の読出し・書
    込み・可能な領域の一部に、コプロセッサの指定領域を
    設けていることを特徴とするデータ処理装置。 ２、上記制御レジスタは、例外処理時にスタック領域へ
    退避可能にされたレジスタであることを特徴とする特許
    請求の範囲第１項記載のデータ処理装置。 ３、上記制御レジスタは、状態表示用のレジスタである
    ことを特徴とする特許請求の範囲第１項もしくは第２項
    記載のデータ処理装置。
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