JPH02183333A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、計算機のＣＰＵにおいて、ストア命令を高
速に実行するデータ処理装置に関するものである。

［従来の技術］ （１）従来技術の構成の説明 第６図は１例えば「日経エレクトロニクス」。

Ｎｏ、３９６（１９８６，６，２Ｎ：：示された従来）
ＣＰＵ命令パイプライン処理方式の概要を示した図であ
る。図において、　（１，ａ　）、（１，ｂ　）、（１
ｃ　）は命令先取りアドレス・レジスタを示し、（２ａ
）（２ｂ　）、（２ｃ　）は加算器で、命令先取りアド
レス・レジスタ（１ａ＞、（１ｂ）、（１ｃ）に＋８を
加算する。

（３）は命令用実効アト“レス・レジスタで、加算器（
２ａ　）、（２ｂ　）、（２ｃ　）による結果のうちの
１つを選択して取り込む。（４）は命令用アドレス変換
バッファで、命令用実効アドレス・レジスタ（３）内の
アドレス変換に使用する。（５）は命令用バッファ・タ
グで、複数個のアドレスを保持する。（６）は複数個の
命令が格納されている命令用バッファ・データすなわち
命令キャシュメモリ、（７ａ）、（７ｂ）（７ｃ）は命
令用ワード・レジスタで、命令用バッファ・データ（６
）から読み出された命令を溜め。

この図では３組示されている。（８）はシステムで定義
されている全ての汎用レジスタ、（９）はべ−一 ス用レジスタで、汎用レジスタ（８）から読み出したベ
ース・レジスタをセットする、（１０）はインデックス
用レジスタで、汎用レジスタ（８）がち読み出したイン
デックスをセットする。（１１）はディスプレースメン
ト用レジスタで、オペランドアドレスのディスプレース
メント部をセットする。（１２）はオペランド・アドレ
ス作成用の実効アドレス・ジェネレータ、（１３）は実
効アドレス・レジスタで、オペランド・アドレス作成用
の実効アドレス・ジェネレータ（１２）による結果をセ
ットする。（１４）はオペランド用アドレス変換バッフ
ァで、実効アドレス・レジスタ（１３）内のアドレス変
換に使用する。（１５）はオペランド用バッファ・タグ
で複数個のアドレスをオペランド用に保持する。（１６
）はオペランド用バッファ・データすなわちブタ・キャ
シュメモリで、複数個のオペランドが格納されている。

（１７ａ＞、（１，７ｂ）はオペランド・ワード・レジ
スタで、オペランド用バッファデタ（１６）からフェッ
チしたオペランドを受は取り溜めておく（この図では２
つ示しである）。（１８）はレジスタ・ファイルで、演
算結果を一時的に蓄えておいたり汎用レジスタとして使
用する。（１つ）はオペラントドレジスタでルジスタ・
ファイル（１８）のうちの１つのレジスタの内容を演算
実行時に受は取る。（２０）は演算ユニットで２オペラ
ンド・ワード・レジスタ（１７ａ、＞（または（１７ｂ
））とオペラントドレジスタ（１９）の内容に演算を施
す。（２１）はリザルト・レジスタで、演算ユニット（
２０，）により演算された結果を受は取る。（２２ａ＞
、（２２ｂ）、（２２ｃ）、（２２ｄ）はパイプライン
・レジスタで、演算実行時に使用する汎用レジスタまた
は浮動小数点レジスタのアドレスをセットしておく。（
２３）はＣＰＵパイプラインを示した図であり、命令の
パイプライン処理を行う際に命令先取りアドレス・レジ
スタ（１ａ）〜パイプライン・レジスタ＜２２ｄ）まで
がパイプラインのどのサイクルの処理を行うのかを示し
ている。また、ＩＡは命令アドレス計算サイクル、ＩＴ
は命令用ＴＬＢ＆バッファタグ・リード・サイクル、Ｉ
Ｂは命令用バッファ・リード　サイクル、Ｄは命令デコ
ド／レジスタ・リード・サイクル２Ａはオペランド・ア
ドレス計算サイクル、ＴはＴＬＢおよびバッファタグ・
リード・サイクル、Ｂはバッファデータ・リード・サイ
クル、Ｅは演算サイクル。

Ｗは書き込みサイクルである。

（２）従来技術の動作の説明 次に動作について説明する、 第７図、第８図は第６図に示された従来例による処理の
流れを示したものであり、第６図と同様に「日経エレク
トロニクス」、Ｎｏ、３９６（１９８６，６，２）に示
されているものである。１つの命令は、命令アドレス計
算サイクルＩＡ、命令用Ｔ　Ｌ　Ｂ　＆バッファタグ　
リード・サイクルＩＴ命令用バッファ・リード・サイク
ルＩＢ、命令デコード／レジスタ・リード・サイクルＤ
、オペランド・アドレス計算サイクルＡ、ＴＬＢおよび
バッファ・タグリード　サイクルＴ、バッファ・ブタ・
リード・サイクルＢ、演算すイクルＥ、書き込みサイク
ルＷの順で実行され９通常１つの命令は１つ前の命令よ
りも↑サイクル遅れて処理される。このように複数の命
令を各々１サイクルずつ遅らせて処理するパイプライン
制御を行うことにより見掛は上洛命令が１サイクルで処
理されたかのようにすることができる。したがって１例
えば演算サイクルＥに着目した場合、１サイクルである
命令の演算を実行することができ、見掛は上命令を１サ
イクルで演算しているようにすることができる。

［発明が解決しようとする課題］ 上記のような従来のパイプライン制御によるデータ処理
装置では、下記のような問題点があった。まず、第９図
に第６図に示す従来例における処理する命令のタイプを
示す。命令タイプ１は。

２つのオペランドのうち一方がレジスタの内容。

もう一方が主記憶の内容であり、２つのオペランドに対
し演算した結果をもとのレジスタのどちらかに書き込む
タイプの命令である。命令タイプ２は、２つのオペラン
ドのうち一方がレジスタの内容、もう一方もレジスタの
内容であり、２つのオペランドに対し演算した結果をも
とのレジスタのへ どちらかに書き込むタイプの命令である。命令タイプ３
はストア命令のことであり、レジスタの内容を主記憶に
書き込む命令である。命令タイプ４は上記以外の命令で
ある。

さて、従来の方法でストア命令すなわち命令タイプ３の
１つ前の命令が命令タイプ］で、しがちストア命令の２
つ前の命令の演算サイクルＥが数サイクルかかる場合を
考える。この場合の第６図に対応するＣＰＵパイプライ
ンの様子を第１０図に示す。第１０図に示すように、ス
トア命令の２つ前の命令の演算サイクルがＥｌがらＥ、
、までの数サイクルかがり、演算サイクルＥｌと同し時
にストア命令の１つ前の命令がバッファデータ・リド・
ライト・サイクルＢに、ストア命令がＴＬＢおよびバッ
ファ・タグ・リード・サイクルＴにあるとすると、スト
ア命令の１つ前の命令はオペランド用バッファデータが
らのオペランドをオペランド・ワード・レジスタ（１，
７ａ＞、　（１７ｂ）のうちの空いている方ヘセットし
て待ち状態になる。

同様に、ストア命令もＴＬＢおよびバッファ・タグ・リ
ード　サイクルＴ、バッファ・データ・リド・ライト・
サイクルＢを経て待ち状態になる。

ストア命令の２つ前の命令が演算サイクルＥ、を終了し
書き込みサイクルＷを実行する時点で、ス１〜ア命令の
１つ前の命令は待ち状態からぬけて演算サイクルＥを実
行し、スＩ〜ア命令の１つ前の命令が書き込みサイクル
を実行する時点で、ストア命令は演算サイクルＥを実行
する。したがって。

ストア命令の１つ前の命令とストア命令の連続実行は見
掛は上 ストア命令の１つ前の命令の演算サイクルＥ（１サイク
ル）＋ストア命令の演算サイクルＥ（１サイクル）−２
サイクル で実行されることになる。

ところで、ストア命令の１つ前の命令が命令タイプ１の
場合でしかも、命令タイプ１の命令で演算結果を書き込
むレジスタとストア命令で参照するレジスタが同じ場合
、従来の方法では次のような処理を行う。第６図におい
てストア命令の１つ前の命令の演算サイクルＥで演算ユ
ニット（２Ｏ）により得られた結果を書き込みサイクル
Ｗでレジスタ・ファイル（１８）に書き込む。この除法
のストア命令の処理のために、Ｗサイクルでリザルト・
レジスタ（２１）にデータをセットするのと同じタイミ
ングでオペラントドレジスタ（１つ）にも演算ユニット
（２０）がら同一のデータをセットする。すなわち、こ
の場合でも命令タイプ１の命令とストア命令の連続実行
は見掛は上。

ス１〜ア命令の１つ前の命令の演算サイクルＥ（１サイ
クル）＋ストア命令の演算サイクルＥ（１サイクル）＝
２サイクル で実行されることになる。

上記２つの場合について、命令タイプ１の命令が命令タ
イプ２の命令に変わった場合も同様な考え方ができる。

（この場合は命令タイプ１の命令でオペランド用バッフ
ァ・データ（１６）がらオペランド・ワード・レジスタ
（１，７ａＨまたは（］、７ｂ））へオペランドをセッ
トする代わりに命令タイプ２の命令でレジスタ・ファイ
ル（１８）がらオペランド］・レジスタ（１９）にデー
タをセットする。）このように、従来の方法ではストア
命令で参照するレジスタとそのストア命令の１つ前の命
令で結果を書き込むべきレジスタが同じ場合であっても
同じでない場合でもその２つの命令の実行には最も短く
て２ザイクルかかっていた。ずなわちストア命令の１つ
前の命令の演算に見掛は上１サイクル、ストア命令の演
算に見掛は上１サイクルかかり、これらの１サイクルを
更に短くすることはできないという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、パイプライン制御による命令処理において、ス１
〜ア命令で参照するレジスタとその命令の１つ前の命令
で結果を書き込むレジスタが等しい場合、ストア命令を
見掛は上０サイクルで行い、この連続した２命令の総演
算サイクル数としては見掛は上。

ストア命令の１つ前の命令の演算サイクルＥ（１サイク
ル）＋ストア命令の演算サイクルＥ（Ｏサイクル）−１
サイクル となるように命令処理ができるデータ処理装置を得るこ
とを目的とする９ １課題を解決するための手段］ この発明に係るデータ処理装置は、命令パイプライン処
理を行う計算機のＣＰＵにおいて、ストア命令で主記憶
への書き込みデータを得るために参照するレジスタが前
記ストア命令の１つ前の命令で結果を書き込むレジスタ
と同じであるか否かを予め認識する手段と、この認識す
る手段により認識した結果両レジスタが同じ場合は演算
サイクルての制御を切換えて前記ストア命令の１つ前の
命令の書き込みサイクル時に前記ストア命令の書き込み
処理も同時に行う手段とを備えたものである。

［作用］ この発明においては、ストア命令で主記憶への書き込み
データを得るために参照するレジスタがそのストア命令
の１つ前の命令で結果を書き込むレジスタと同じである
が否かを予め認識し、その結果１両レジスタが同じ場合
にはストア命令の１つ前の命令の演算サイクルＥ時にス
トア命令の演算処理も同時に行い、ストア命令の１つ前
の命令の書き込みサイクルＷ時にストア命令の書き込み
処理も同時に行う制御手段によりストア命令を見掛は上
０サイクルで処理する、 ［実施例］ （１）構成の詳細な説明 以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例によるブタ処理装置を示すブ
ロック図である。図において（１）〜（２３）は従来の
ものと同様である。（２４）は命令識別ブロックで、命
令デコード／レジスタ・リード・サイクルＤにおいて、
デコードした命令が後述の第３図の命令タイプ１．命令
タイプ２．命令タイプ３．命令タイプ４のいずれに属す
るかを識別する。（２５）は命令１−２レジスタで、命
令識別ブロック（２４）の識別の結果その命令が命令タ
イプ１または２であるか否かという情報と、それが命令
タイプ１または２の場合、演算結果の書き込みレジスタ
のアドレスとをセットする。（２６）は命令３レジスタ
で、命令識別ブロック（２４）の識別の結果その命令が
命令タイプ３すなわちストア命令であるか否かという情
報と、それがストア命令の場合、参照するレジスタのア
ドレスとをセットする。（２７）は命令１−２受は取り
レジスタで。

命令１−２レジスタ（２５）の内容をＴＬＢおよびバッ
ファ　タグ・リード・サイクルＴで受は取る。

（２８）は２命令認識ブロツクで、命令３レジスタ（２
６）と命令１−２受は取りレジスタ（２７）との内容を
比較し１両者が一致したらそれは命令タイプ１または命
令タイプ２の命令の次に命令タイプ３の命令が後続して
おり、しかも命令タイプ１または命令タイプ２の命令で
結果を書き込むレジスタと命令タイプ３の命令で参照す
るレジスタが同じであると認識する。（２９）は制御切
換えフラグで、２命令認識ブロツク（２８）の認識の結
果、命令タイプ１または命令タイプ２の命令の次に命令
タイプ３の命令が後続しており、しかも命令タイプ１ま
たは命令タイプ２の命令で結果を書き込むレジスタと命
令タイプ３の命令で参照するレジスタが同じである場合
には１がセットされそれ以外の時はＯがセットされる。

＜３０　ａ＞、（３０ｂ）はフラグレジスタで、制御切
換えフラグ（２９）の内容を受は取り、それぞれオペラ
ンド・ワード・レジスタ（１７ａ）、（１７ｂ）とペア
になっている。＜３１）は制御切換えフラグレジスタで
、フラグレジスタ（３０ａ＞、　（３０ｂ）のうち演算
サイクルＥで使用したものを次の書き込みサイクルＷで
受は取る。

（３２）は制御切換えブロックで、書き込みサイクルＷ
において制御切換えフラグレジスタ（３］）の内容が１
すなわち命令タイプ１または命令タイプ２の命令の次に
命令タイプ３の命令が後続しており、しかも命令タイプ
１または命令タイプ２の命令で結果を書き込むレジスタ
と命令タイプ３の命令で参照するレジスタが同じである
場合にはリザルト・レジスタ（２１）の内容をレジスタ
・ファイル（１８）に書き込むと共に主記憶にも書き込
むように制御し制御切換えフラグレジスタ（３１）の内
容がＯならばリザルト・レジスタ（２１）の内容をレジ
スタ・ファイル（１８）に書き込むように制御する。

第２図は、命令１−２レジスタ〈２５）と命令３レジス
タ（２６）にセットされるデータのフオマットを示した
図である。図において、Ｒフラグはデコードした命令が
命令タイプ１または命令タイプ２の命令であるか否かを
示し、Ｒ＋はデコドした命令の演算結果の書き込み先が
レジスタの場合のレジスタのアドレスを示し、Ｓフラグ
はデコードした命令が命令タイプ３の命令すなわちス１
〜ア命令あるか否かを示す。

第３図は、デコードした命令が命令タイプ１゜命令タイ
プ２．命令タイプ３．命令タイプ４の場合に命令１−２
レジスタ（２５）と命令３レジスタ（２６）にセットさ
れる内容を示したものであり。

例えばデコードした命令が命令タイプ１の場合には命令
１−２レジスタ（２５）のＲフラグは１．Ｒは第１のレ
ジスタアドレス（レジスタの種類と番号）、命令３レジ
スタ（２６）のＳフラグはＯ，ＲはＯとなる。

第４図は、第１図に示すこの発明の実施例において命令
タイプ３の命令（すなわちストア命令）の１つ前の命令
が命令タイプ１で、しかも命令タイプ３の命令の２つ前
の命令の演算サイクルＥが数サイクルかかる場合の処理
の流れを示したものである。

第５図（ａ）は、第１図に示す発明の実施例において命
令タイプ３の命令（すなわちストア命令）の１つ前の命
令が命令タイプ１で、しかも命令タイプ３の命令の２つ
前の命令の演算サイクルＥが数サイクルかかる場合以外
の演算サイクルＥと書き込みサイクルＷでの制御方法を
示した図、第５図（ｂ）は、第１図に示す発明の実施例
において命令タイプ３の命令（すなわちストア命令）の
１つ前の命令が命令タイプ１で　しかも命令タイプ３の
命令の２つ前の命令の演算サイクルＥが数サイクルかか
る場合の演算サイクルＥと書き込みサイクルＷでの制御
方法を示した図である。図において。

（３３）はストアブロックで、リザルト・レジスタ（２
１）の内容を主記憶に書き込む動作をする。

（ｂ）動作の詳細な説明 次に、第１図に示す実施例の動作を第２図。

第３図、第４図、第５図を用いて説明する。

例えば、命令デコード／レジスタ・リードサイクルＤに
おいてデコードしたストア命令ＣＣの２つ前の命令ＡＡ
が命令タイプ１でありしかも演算サイクルに数サイクル
かかり、１つ前の命令ＢＢが命令タイプ１．ストア命令
の次の命令ＤＤが命令タイプ４で、しかも命令ＢＢで結
果を格納するレジスタとストア命令ＣＣで参照するレジ
スタが同じ場合について説明する。

ストア命令ＣＣの１つ前の命令ＢＢの処理に着目すると
、第１図および第２図において、まず命令識別ブロック
（２４）で命令タイプ１の命令ＢＢが識別され、その結
果オペランド・アドレス計算サイクルＡで命令１−２レ
ジスタ（２５）のＲフラグには１が、Ｒ＋には第１のレ
ジスタアドレスが、命令３レジスタ（２６）のＳフラグ
にはＯが。

Ｒ３には０がセットされる。命令ＢＢがオペランド・ア
ドレス計算サイクルＡにある時後続のストア命令ＣＣは
命令デコード／レジスタ・リード・サイクルＤにあり命
令識別ブロック（２４）にて命令タイプの識別が行われ
ている。一方、命令ＢＢに関する命令１−２レジスタ（
２５）の内容は次のＴＬＢおよびバッファ・タグ・リー
ド・サイクルＴで命令１−２受は取りレジスタ（２７）
に入り。

それと同じタイミングで後続のストア命令ＣＣに関する
情報が命令１−２レジスタ（２５＞、命令３レジスタ（
２６）にセットされる。すなわち、この時、ストア命令
ＣＣはオペランド・アドレス計算サイクルＡであり、命
令１−２レジスタ（２５）のＲフラグには０が、　Ｒ＋
　には０が、命令３レジスタ（２６）のＳフラグには１
が、ＲＩには第２のレジスタアドレスがセットされる。

一方、命令ＢＢのＴＬ、Ｂおよびバッファ・タグ・リー
ド・サイクルＴでは更に２命令認識ブロツクく２８）で
命令１−２受は取りレジスタ（２７）と命令３レジスタ
（２６）との内容を比較し、比較の結果両者は等しいの
で次のバッファ・データ・リード・サイクルＢで制御切
換えフラグ（２つ）に１をセットする。さらにバッファ
・データ・リード・サイクルＢでは命令ＢＢで必要なオ
ペランドの一方をオペランド１１フ レジスタ（１９）にセットする準備をし、もう一方をオ
ペランド・ワード・レジスタ（１７ａ＞、＜１７　ｂ）
のいずれか空いている方にセットする。このバッファ・
データ　リード　サイクルＢ以降命令ＢＢとストア命令
ＣＣとは同一のサイクルを実行する。

制御切換えフラグ（２９）の内容は命令ＢＢで使用する
オペランドがオペランド・ワード・レジスタ（１７ａ＞
、（１７ｂ）のいずれか空いている方にセットされるの
と同じタイミングで、フラグレジスタ（３０ａ＞、（３
０ｂ　）のいずれか空いている方にセットされる。さて
、命令ＡＡは命令ＢＢよりも］サイクル先の処理を同様
の手順で行っており、命令ＢＢおよびストア命令ＣＣが
バッファ・データ・リード・サイクルＢにある時に演算
サイクルＥｌにある。命令ＡＡの演算サイクルはＥｌか
らＥ。まであるのでその間命令ＢＢおよびストア命令Ｃ
Ｃは待ち状態になる。命令ＡＡの演算サイクルが終了し
、書き込みサイクルＷの実行に移った時点で命令ＢＢお
よびストア命令ＣＣの演算サイクルに移る。すなわち、
フラグレジスタ（３０ａ）または（３ｏｂ＞のうち命令
ＢＢおよびストア命令ＣＣで使用する方の内容を用いて
オペランド・ワード・レジスタ（１７ａ＞または（１７
ｂ）のうち命令ＢＢおよびストア命令ＣＣで使用する方
からのオペランドとレジスタ・フ゛アイル（１８）から
オペラントドレジスタ（１９）に読み出したオペランド
に関して演算が施される。この時点て命令タイプ４の命
令ＤＤに関する第２オペランドがオペランド・ワド・レ
ジスタ＜１７ａ）または＜１．７ｂ）の空いている方に
、制御切換えフラグ情報がフラグレジスタ＜３０ａ）ま
たは（３０ｂ）の空いている方にセットされており、命
令ＢＢおよびストア命令ＣＣの演算サイクルＥが終了す
ると直ちに命令ＤＤの演算サイクルに移ることが可能と
なる。なお、命令ＢＢとストア命令ＣＣはあたかも１つ
の命令であるかのように実行するので、オペランド・ワ
ードレジスタ（１，７ａ＞、　（］、　７　ｂ）のうち
どちらか一方。

フラグレジスタ（３０ａ）、　（３０ｂ）のうちどちら
か一方の情報で処理が可能である。

命令ＢＢおよびストア命令ＣＣは第５図（ｂ）に示す方
法で同時処理される。まず、演算サイクルＥでオペラン
トドレジスタ（１９）にセットされたオペランドとオペ
ランド・ワード・レジスタ（１７ｂ）にセットされたオ
ペランドに対し演算ユニット（２０）で演算を施し、そ
の結果を書き込みサイクルＷてリザルト・レジスタ（２
１）にセットする。リザルト・レジスタ（２１）へのセ
ットと同じタイミングでフラグレジスタ（３０ａ）また
は（３０ｂ）のうち命令ＢＢおよびストア命令ＣＣで使
用する方の内容が制御切換えフラグレジスタ（３１）に
セットされる。命令ＢＢおよびストア命令ＣＣを同時実
行する場合、制御切換えフラグレジスタ（３１）の内容
は１がセットされている。次に。

書き込みサイクルＷで制御切換えブロック（３２）は制
御切換えフラグレジスタ（３１）の内容が０であるか１
であるかを認識し、１の場合リザルトレジスタ（２］）
の内容をレジスタ・ファイル（１８）に書き込むと共に
ストアブロック（３３）にも渡し主記憶へのストアも行
う。

命令ＢＢとストア命令ＣＣを書き込みサイク＝２０ ルＷで同時処理している間に演算サイクルＥでは命令Ｄ
Ｄの演算を行う。第５図（ａ）において１例えば命令Ｄ
Ｄの一方のオペランドはオペランド・ワード・レジスタ
（１７ａ）に入っており、その時オペランド・ワード・
レジスタ（１，７ａ）とペアのフラグレジスタ（３０ａ
）の内容は命令ＤＤの命令タイプが４なので０となる。

命令ＤＤのもう一方のオペランドは演算サイクルＥでオ
ペラントドレジスタ（１９）にセットされ、演算ユニッ
ト（２０）にてオペランド・ワード・レジスタ（１７ａ
、）の内容と演算される。命令ＤＤの書き込みサイクル
Ｗでは演算ユニット（２０）による演算結果がリザルト
・レジスタ（２１）にセットされ、それと同時にフラグ
レジスタ（３０ａ）の内容が制御切換えフラグレジスタ
（３１）に０としてセットされる。制御切換えブロック
（３２）は制御切換えフラグレジスタ（３１）の内容が
０であるか１であるかを認識し０の場合はリザルト・レ
ジスタ（２１）の内容をレジスタ・ファイル（１８）に
書き込み、ストアブロック（３３）へは渡さない。

辺土のような動作により、命令タイプ１の命令ＢＢ、命
令タイプ３の命令ＣＣの演算サイクルＥは見掛す１−１
ザイクルて終了し、その後すぐに後続の命令タイプ４の
命令ＤＤの演算サイクルＥに移ることが可能となる。す
なわち、ストア命令で主記憶への書き込みデータを得る
ために参照するレジスタがそのストア命令の１つ前の命
令で結果を格納するレジスタと同じ場合、ストア命令の
１つ前の命令の書き込みサイクル時にストア命令の書き
込みも行い、見掛け」−ストア命令を０サイクルで処理
できる。

なお、上記実施例ではスＩ−ア命令の１つ前の命令の演
算サイクルＥが１サイクルとして説明したが、これが数
サイクルかがるとしても同様な考え方が適用できる。こ
の場合にはストア命令の２つ前の命令の演算サイクルＥ
が数サイクルがからなくても良い。また、オペランド・
ワード・レジスタ（］　７　ａ、）、　（］、　７　ｂ
　）は合計２組として説明したが、３組以Ｉ−でも良い
。３組以上にすれば　ストア命令、ストア命令の１つ前
の命令の演算サイクルＥが１サイクルでストア命令の２
つ前の命令の演算サイクルＥが１サイクルで済む場合で
もさらに幾つか前の命令が数サイクル掛がっておりオペ
ランド・ワード・レジスタが詰まっていれば。

この発明と同様の考え方が適用できる。

さらに、」１記実施例ではストア命令の１つ前の命令お
よび２つ前の命令が命令タイプ１の命令として説明した
が、これらの両方あるいはどちらか一方が命令タイプ２
の命令だとしても同様の考え方が適用できる。

［発明の効果］ この発明は以上説明したとおり、ストア命令で主記憶へ
の書き込みデータを得るために参照するレジスタが前記
ストア命令の１つ前の命令で結果を書き込むレジスタと
同じであるが否がを予め認識する手段と、この認識する
手段により認識した結果両レジスタが同じ場合は演算サ
イクルでの制御を切換えて前記ストア命令の１つ前の命
令の書き込みサイクル時に前記ストア命令の書き込み処
理も同時に行う手段とを備え、ＣＰＵの命令パイブライ
ン処理において、ストア命令で主記憶への書き込みデー
タを得るために参照するレジスタがそのストア命令の１
つ前の命令て結果を格納するレジスタと同しことを予め
認識し、上記条件が成立した場合はストア命令の１つ前
の命令の書き込みサイクル時にストア命令の書き込みサ
イクルを同時に行ってしまうので、命令の処理が拘束に
でき、ｃｐｕ性能を上げることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ処理装置の構
成を示すブロック図、第２図はこの発明の一実施例を示
す命令１−２レジスタと命令３レジスタにセットされる
データフォーマットを示す図、第３図はこの発明の一実
施例を示す命令１２レジスタと命令３レジスタにセット
されるブタの分類表を示した図、第４図はこの発明の一
実施例を示すパイプライン制御による命令の処理の流れ
を示した図、第５図はこの発明の一実施例を示す演算サ
イクルと書き込みサイクルての制御の方法を示した図、
第６図は従来のＣＰＵ命令パイプライン処理装置の構成
を示すブロック図、第７図および第８図は従来のＣＰＵ
命令パイプライン処理装置による処理の流れを示した図
、第９図は従来のＣＰＵ命令パイプライン処理装置で処
理する命令のタイプの分類表を示す図、第１０図は従来
のパイプライン制御による命令の処理の流れを示した図
である。 図において、（２４）・・・命令識別ブロック。 〈２５）・・・命令１−２レジスタ、（２６＞・・・命
令３レジスタ、（２７＞・・・命令１−２受は取りレジ
スタ、（２８＞・・・２命令認識ブロツク。 （２つ）・・・制御切換えフラグ、　（３０ａ＞、（３
０ｂ）・フラグレジスタ、（３１）・・・制御切換えフ
ラグレジスタ、（３２）・・・制御切換えブロックであ
る。 なお、各図中同一符号は同−又は相当部分を示す。 代理人　　　曽　　我　　道　　照 アドレス 茅２のレジスタアトＬ又＝、？只且す３レソスタのアド
レス形５図（ｂ） 事件の表示 特願平 １９４３号 発明の名称 データ処理装置 補正をする者 事件との関係　　特許出願人 住　所　　　　　東京都千代田区丸の自重丁目２番３号
名　称　　（６０１）三菱電機株式会社代表者　志岐守
哉

Claims (1)

【特許請求の範囲】
1. 　命令パイプライン処理を行う計算機のＣＰＵにおいて
   、ストア命令で主記憶への書き込みデータを得るために
   参照するレジスタが前記ストア命令の１つ前の命令で結
   果を書き込むレジスタと同じであるか否かを予め認識す
   る手段と、この認識する手段により認識した結果両レジ
   スタが同じ場合は演算サイクルでの制御を切換えて前記
   ストア命令の１つ前の命令の書き込みサイクル時に前記
   ストア命令の書き込み処理も同時に行う手段とを備えた
   ことを特徴とするデータ処理装置。