JPH0380355A - Ｄｍａ転送機構を有する計算機 - Google Patents
Ｄｍａ転送機構を有する計算機Info
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- JPH0380355A JPH0380355A JP1217098A JP21709889A JPH0380355A JP H0380355 A JPH0380355 A JP H0380355A JP 1217098 A JP1217098 A JP 1217098A JP 21709889 A JP21709889 A JP 21709889A JP H0380355 A JPH0380355 A JP H0380355A
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- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
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- 230000000694 effects Effects 0.000 description 5
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術（第３図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作用
実施例（第２図）
発明の効果
〔概要〕
ＤＭＡ転送機構を有する計算機に関し、キャッシュメモ
リを利用した高速なりＭＡ転送を可能にすると共に、論
理アドレスによるＤＭＡ転送ができるようにすることを
目的とし、主記憶装置と、キャッシュメモリと、周辺装
置と、ＣＰＵとから成り、ＤＭＡ転送制御を行うＤＭＡ
転送機構を有する計算機において、ＣＰＵ内に、周辺装
置からのＤＭＡ転送要求を受けてＤＭＡ転送疑似命令を
生成するＤＭＡ転送制御回路と、ＤＭＡ転送疑似命令を
、命令実行部へ投入する疑似命令投入部とを設け、ＤＭ
Ａ転送疑似命令によって、ＤＭＡ転送を実行するように
構成する。
リを利用した高速なりＭＡ転送を可能にすると共に、論
理アドレスによるＤＭＡ転送ができるようにすることを
目的とし、主記憶装置と、キャッシュメモリと、周辺装
置と、ＣＰＵとから成り、ＤＭＡ転送制御を行うＤＭＡ
転送機構を有する計算機において、ＣＰＵ内に、周辺装
置からのＤＭＡ転送要求を受けてＤＭＡ転送疑似命令を
生成するＤＭＡ転送制御回路と、ＤＭＡ転送疑似命令を
、命令実行部へ投入する疑似命令投入部とを設け、ＤＭ
Ａ転送疑似命令によって、ＤＭＡ転送を実行するように
構成する。
本発明はＤＭＡ転送８１構を有する計算機に関し、更に
詳しくいえば、ＣＰＵ内にＤＭＡ転送制御回路を設け、
キャッシュメモリを利用した高速なりＭＡ転送を実現す
ると共に、論理アドレスによるＤＭＡ転送をも可能にし
たＤＭＡ転送機構を有する計算機に関する。
詳しくいえば、ＣＰＵ内にＤＭＡ転送制御回路を設け、
キャッシュメモリを利用した高速なりＭＡ転送を実現す
ると共に、論理アドレスによるＤＭＡ転送をも可能にし
たＤＭＡ転送機構を有する計算機に関する。
第３図は、従来のＤＭＡ転送機構を有する計算機の主要
部のブロック図である。
部のブロック図である。
図において、１は主記憶装置、２はＤＭＡ転送制御回路
、３は周辺装置、４はキャッシュメモリ、５はＣＰＵ、
６は命令デコード部、７は論理アドレス／ＩＦｌ理アド
レス変換部、８はキャッシュメモリアクセス部、９は演
算部を示す。
、３は周辺装置、４はキャッシュメモリ、５はＣＰＵ、
６は命令デコード部、７は論理アドレス／ＩＦｌ理アド
レス変換部、８はキャッシュメモリアクセス部、９は演
算部を示す。
ＣＰＵ５は、パイプライン制御を行っており、命令デコ
ード部６で命令のデコードを行い、論理アドレス／物理
アドレス変換部７では、送られてきた論理アドレスを物
理アドレスに変換する。
ード部６で命令のデコードを行い、論理アドレス／物理
アドレス変換部７では、送られてきた論理アドレスを物
理アドレスに変換する。
変換された物理アドレスは、キャッシュメモリアクセス
部８へ送られてキャッシュメモリ４をアクセスする。
部８へ送られてキャッシュメモリ４をアクセスする。
また、ＤＭＡ転送制御回路２では、ＣＰＵ５からの転送
開始命令等を受け、周辺装置３と主記憶装置ｌとの間で
のデータ転送制御を行う。
開始命令等を受け、周辺装置３と主記憶装置ｌとの間で
のデータ転送制御を行う。
、：（７）ＤＭＡ転送ＩＩＪｉハ、ＣＰ Ｕ ５ニヨＺ
ｒ キ＋ ｙシュメモリ４、及び主記憶装置１のアクセ
スとは関係なく、主記憶装置１と周辺装置３との間で直
接データのやりとりを行うので、転送アドレスは物理ア
ドレスで指定する必要がある。
ｒ キ＋ ｙシュメモリ４、及び主記憶装置１のアクセ
スとは関係なく、主記憶装置１と周辺装置３との間で直
接データのやりとりを行うので、転送アドレスは物理ア
ドレスで指定する必要がある。
上記のような従来のものにおいては次のような欠点があ
った。
った。
（１） ＤＭＡ転送制御においては、転送アドレスは
物理アドレスで指定しなければならない、このため、論
理アドレスが使用できない。
物理アドレスで指定しなければならない、このため、論
理アドレスが使用できない。
（２） ＤＭＡ転送＠御においては、周辺装置と主記
憶装置との間で直接やりとりされるので、主記憶装置の
アクセスの遅さ（キャッシュメモリにくらべて遅い）が
転送のネックとなる場合がある。
憶装置との間で直接やりとりされるので、主記憶装置の
アクセスの遅さ（キャッシュメモリにくらべて遅い）が
転送のネックとなる場合がある。
（３） ＤＭＡで転送する主記憶装置の領域が、キャ
ッシュメモリに載っていた場合、キャッシュメモリ、あ
るいは主記憶装置のデータの一部が失われる危険がある
。
ッシュメモリに載っていた場合、キャッシュメモリ、あ
るいは主記憶装置のデータの一部が失われる危険がある
。
例えば、キャッシュメモリに、Ａ番地のデータが載って
いたとする。その時に、周辺装置から主記憶装置へのＤ
ＭＡ転送で、Ａ番地にデータが転送された場合に、その
転送はキャッシュメモリには反映されなくなってしまう
。
いたとする。その時に、周辺装置から主記憶装置へのＤ
ＭＡ転送で、Ａ番地にデータが転送された場合に、その
転送はキャッシュメモリには反映されなくなってしまう
。
即ち、主記憶装置のＡ番地がＤＭＡ転送により新しいデ
ー・夕に書き替えられたような場合、キャッシュメモリ
のＡ番地のデータは書き替えられず、古いデータがその
まま残る。
ー・夕に書き替えられたような場合、キャッシュメモリ
のＡ番地のデータは書き替えられず、古いデータがその
まま残る。
本発明は、このような従来の欠点を解消し、キャッシュ
メモリを利用した高速なりＭＡ転送を可能にすると共に
、論理アドレスによるＤＭＡ転送ができるようにするこ
とを目的とする。
メモリを利用した高速なりＭＡ転送を可能にすると共に
、論理アドレスによるＤＭＡ転送ができるようにするこ
とを目的とする。
第１図は本発明の原理図であり、以下、この図に基づい
て本発明の詳細な説明する。
て本発明の詳細な説明する。
図において、ｌは主記憶装置、３は周辺装置、４はキャ
ッシュメモリ、５はＣＰＵ、１２はＤＭＡ転送Ｍ御回路
、１２ＡはＤＭＡ転送アドレスカウンタ、６は命令デコ
ーダ、１０は疑似命令投入部、Ｉｆは命令実行部を示す
。
ッシュメモリ、５はＣＰＵ、１２はＤＭＡ転送Ｍ御回路
、１２ＡはＤＭＡ転送アドレスカウンタ、６は命令デコ
ーダ、１０は疑似命令投入部、Ｉｆは命令実行部を示す
。
本発明では、ＣＰＵ５内にＤＭＡ転送制御回路１２を設
けてＤＭＡ転送疑似命令を生成すると共に、疑似命令投
入部１０により、ＤＭＡ転送Ｍ似命令を命令実行部１１
へ投入してＤＭＡ転送を実行することを特徴とするもの
である。
けてＤＭＡ転送疑似命令を生成すると共に、疑似命令投
入部１０により、ＤＭＡ転送Ｍ似命令を命令実行部１１
へ投入してＤＭＡ転送を実行することを特徴とするもの
である。
先ず、ＤＭＡ転送＄ｌｉｍ回路１２は、周辺装置３から
ＤＭＡ転送の要求を受けると、ＤＭＡ転送アドレスカウ
ンタ２Ａに格納されているアドレスをオペランドとした
ＤＭＡ転送疑似命令をＣＰＵ５の制御により生成する。
ＤＭＡ転送の要求を受けると、ＤＭＡ転送アドレスカウ
ンタ２Ａに格納されているアドレスをオペランドとした
ＤＭＡ転送疑似命令をＣＰＵ５の制御により生成する。
この疑似命令は、疑似命令投入部１０から命令実行部１
１へ投入し、処理を任せるものである。
１へ投入し、処理を任せるものである。
この時、ＣＰＵ５が本来処理しなければならない命令、
即ち、命令デコード部６で解釈された命令は、−時実行
を保留させ、ＤＭＡ転送疑似命令の後に実行される。
即ち、命令デコード部６で解釈された命令は、−時実行
を保留させ、ＤＭＡ転送疑似命令の後に実行される。
周辺装置３からキャッシュメモリ４への転送の場合のＤ
ＭＡ転送疑似命令は、’５ｔｏｒｅ」命令に似た命令で
、命令実行部１１で論理アドレスから物理アドレスへ変
換した後にキャッシュメモリ４を書き込み状態にする。
ＭＡ転送疑似命令は、’５ｔｏｒｅ」命令に似た命令で
、命令実行部１１で論理アドレスから物理アドレスへ変
換した後にキャッシュメモリ４を書き込み状態にする。
この疑似命令が、通常の「５ｔｏｒｅ」命令と異なるの
は、この時に書き込みデータを供給するのがＣＰＵ５で
はなく、周辺装置である点である。
は、この時に書き込みデータを供給するのがＣＰＵ５で
はなく、周辺装置である点である。
キャッシュメモリ４から周辺装置３への転送の場合の転
送疑似命令はＮ−ｏａｄ」命令に似た命令で、命令実行
部１１で論理アドレスから物理アドレスに変換した後、
キャッシュメモリ４の読み出しを行う。
送疑似命令はＮ−ｏａｄ」命令に似た命令で、命令実行
部１１で論理アドレスから物理アドレスに変換した後、
キャッシュメモリ４の読み出しを行う。
この疑似命令が通常のｒｆ、ｏａｄＪ命令と異なるのは
、この時に読み出したデータを取り込むのがＣＰＵ５で
はなく、周辺装置である点である。
、この時に読み出したデータを取り込むのがＣＰＵ５で
はなく、周辺装置である点である。
本発明は上記のように構成したので、次のような作用が
ある。
ある。
ＣＰＵ内に設けたＤＭＡ転送＠御回路は、周辺装置から
ＤＭＡ転送要求を受けると、ＤＭＡ転送疑似命令を生威
し、命令実行部へ処理を任せる。
ＤＭＡ転送要求を受けると、ＤＭＡ転送疑似命令を生威
し、命令実行部へ処理を任せる。
この場合、周辺装置からキャッシュメモリへの転送と、
キャッシュメモリから周辺装置への転送とがあり、いず
れも論理アドレスから物理アドレスへの変換が施され、
ＤＭＡ転送が両装置間で直接行われる。
キャッシュメモリから周辺装置への転送とがあり、いず
れも論理アドレスから物理アドレスへの変換が施され、
ＤＭＡ転送が両装置間で直接行われる。
これにより、高速ＤＭＡ転送と、論理アドレスによるＤ
ＭＡ転送とが可能となる。
ＭＡ転送とが可能となる。
以下、本発明の実施例を図面に基づいて説明する。
第２図は、本発明のｌ実施例のブロック図であり、第１
図と同符号は同一のものを示す０図において、７は論理
アドレス／物理アドレス変換部、８はキャッシュメモリ
アクセス部、９は演算部を示す。
図と同符号は同一のものを示す０図において、７は論理
アドレス／物理アドレス変換部、８はキャッシュメモリ
アクセス部、９は演算部を示す。
ＣＰＵ５内に設けたＤＭＡ転送ｆＪＩＩ？１回路１２は
、周辺装置３からＤＭＡ転送要求を受けると、ＣＰＵ５
のｌＩｉ制御により、ＤＭＡ転送疑似命令を生成する。
、周辺装置３からＤＭＡ転送要求を受けると、ＣＰＵ５
のｌＩｉ制御により、ＤＭＡ転送疑似命令を生成する。
このＤＭＡ転送疑似命令は、疑似命令投入部ｌＯから命
令実行部１１へ投入され、処理の実行がなされる。
令実行部１１へ投入され、処理の実行がなされる。
命令実行部１１では、論理アドレス／物理アドレス変換
部７で論理アドレスから物理アドレスへの変換が行われ
、キャッシュメモリアクセス部８へ渡されてキャッシュ
メモリ４のアクセスが実行される。
部７で論理アドレスから物理アドレスへの変換が行われ
、キャッシュメモリアクセス部８へ渡されてキャッシュ
メモリ４のアクセスが実行される。
今、この実施例で、命令デコードフェーズ、論理アドレ
スから物理アドレスへの変換フェーズ、キャッシュメモ
リアクセスフェーズ、及び演算フェーズの４段から戒る
パイプライン計算機を想定すると次のようになる。
スから物理アドレスへの変換フェーズ、キャッシュメモ
リアクセスフェーズ、及び演算フェーズの４段から戒る
パイプライン計算機を想定すると次のようになる。
ＤＭＡ転送疑似命令は、論理アドレスから物理アドレス
への変換フェーズよりパイプラインに投入される。
への変換フェーズよりパイプラインに投入される。
ＤＭＡ転送疑似命令が、パイプラインに投入される時に
、同じタイミングで命令デコードフェーズから流れてき
ている命令が、メモリアクセスしない命令であれば（例
えば、レジスタ間演算命令）、この２つの命令を同時に
パイプラインに流すことも可能である。
、同じタイミングで命令デコードフェーズから流れてき
ている命令が、メモリアクセスしない命令であれば（例
えば、レジスタ間演算命令）、この２つの命令を同時に
パイプラインに流すことも可能である。
この場合には、効率の良い処理が可能となる。
以上説明したように、本発明によれば次のような効果が
ある。
ある。
（１）ＤＭＡ転送が、周辺装置とキャッシュメモリとの
間で直接行われるので、高速なりＭＡ転送が可能となる
。
間で直接行われるので、高速なりＭＡ転送が可能となる
。
（２） ＤＭＡ転送アドレスには、論理アドレスから
物理アドレスへの変換がなされるので、論理アドレスに
よるＤＭＡ転送ができる。
物理アドレスへの変換がなされるので、論理アドレスに
よるＤＭＡ転送ができる。
（３）キャッシュメモリのヒツト率が向上する。
例えば、周辺装置からキャッシュメモリへの転送を行っ
た後に、そのデータをＣＰｔＪが用いる場合、データが
キャッシュメモリ上にある可能性が高くなる。
た後に、そのデータをＣＰｔＪが用いる場合、データが
キャッシュメモリ上にある可能性が高くなる。
第１図は本発明に係るＤＭＡ転送機構を有する計算機の
原理図、 第２図は本発明の１実施例のブロック図、第３図は従来
例のブロック図である。 １−主記憶装置 ３−周辺装置 ４−・−キャッシュメモリ ５−ＣＰ Ｕ ６・−命令デコード部 １０−・−疑似命令投入部 １１−一命令実行部 １２・−ＤＭＡ転送制御回路
原理図、 第２図は本発明の１実施例のブロック図、第３図は従来
例のブロック図である。 １−主記憶装置 ３−周辺装置 ４−・−キャッシュメモリ ５−ＣＰ Ｕ ６・−命令デコード部 １０−・−疑似命令投入部 １１−一命令実行部 １２・−ＤＭＡ転送制御回路
Claims (1)
- 【特許請求の範囲】 主記憶装置（１）と、 キャッシュメモリ（４）と、 周辺装置（３）と、 ＣＰＵ（５）とから成り、ＤＭＡ転送制御を行うＤＭＡ
転送機構を有する計算機において、上記ＣＰＵ（５）内
に、 周辺装置（３）からのＤＭＡ転送要求を受けてＤＭＡ転
送疑似命令を生成するＤＭＡ転送制御回路（１２）と、 前記ＤＭＡ転送疑似命令を、命令実行部（１１）へ投入
する疑似命令投入部（１０）とを設け、前記ＤＭＡ転送
疑似命令によって、ＤＭＡ転送を実行することを特徴と
するＤＭＡ転送機構を有する計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217098A JPH0380355A (ja) | 1989-08-23 | 1989-08-23 | Ｄｍａ転送機構を有する計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217098A JPH0380355A (ja) | 1989-08-23 | 1989-08-23 | Ｄｍａ転送機構を有する計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380355A true JPH0380355A (ja) | 1991-04-05 |
Family
ID=16698814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217098A Pending JPH0380355A (ja) | 1989-08-23 | 1989-08-23 | Ｄｍａ転送機構を有する計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876905B1 (ko) * | 2007-02-21 | 2009-01-09 | (주)럭스맥스 | 엘이디 전광판의 연결장치 |
-
1989
- 1989-08-23 JP JP1217098A patent/JPH0380355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876905B1 (ko) * | 2007-02-21 | 2009-01-09 | (주)럭스맥스 | 엘이디 전광판의 연결장치 |
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