JPS62217348A - インタフエ−ス装置 - Google Patents
インタフエ−ス装置Info
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- JPS62217348A JPS62217348A JP6016486A JP6016486A JPS62217348A JP S62217348 A JPS62217348 A JP S62217348A JP 6016486 A JP6016486 A JP 6016486A JP 6016486 A JP6016486 A JP 6016486A JP S62217348 A JPS62217348 A JP S62217348A
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- JP
- Japan
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- memory
- data
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- processor
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 230000002457 bidirectional effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はコンピュータとその周辺装置との間のインタフ
ェース装置に関するものである。
ェース装置に関するものである。
Ｂ０発明の概要
本発明は、プロセッサとデータ転送用の第１および第２
のレジスタならびにメモリを備えたインタフエース装置
において、 前記第１の装置と第２の装置間でデータ転送を行うとき
のメモリに対するメモリアドレスト前記プロセッサ独自
でメモリをアクセスするときのメモリアドレスとな異な
るものとしたうえ、メモリに対するメモリアドレスを解
読して該メモリアドレスがデータ転送時のアドレス値に
該当するときはメモリに対する読み書き信号と第１また
け第２のレジスタへの読み書き信号を同一メモリサイク
ル内で発生する制御回路を設けたことにより、第１の装
置と第２の装置との間でのデータ転送速度を簡単な構成
で向上させることができるようにしたものである。
のレジスタならびにメモリを備えたインタフエース装置
において、 前記第１の装置と第２の装置間でデータ転送を行うとき
のメモリに対するメモリアドレスト前記プロセッサ独自
でメモリをアクセスするときのメモリアドレスとな異な
るものとしたうえ、メモリに対するメモリアドレスを解
読して該メモリアドレスがデータ転送時のアドレス値に
該当するときはメモリに対する読み書き信号と第１また
け第２のレジスタへの読み書き信号を同一メモリサイク
ル内で発生する制御回路を設けたことにより、第１の装
置と第２の装置との間でのデータ転送速度を簡単な構成
で向上させることができるようにしたものである。
Ｃ０従来の技術
従来、コンピュータとその周辺装置との間で相互にデー
タ転送を行う場合には、その間にインタフェース装ｍ’
を付方口するのが一般的であるが、近来においてはこの
インタフェース装置内にプロセッサな内蔵し、その機能
を高度にしたものがある。
タ転送を行う場合には、その間にインタフェース装ｍ’
を付方口するのが一般的であるが、近来においてはこの
インタフェース装置内にプロセッサな内蔵し、その機能
を高度にしたものがある。
このようなプロセラサケ内蔵したインタフェース装置で
は、データ転送時は転送源装置からのデータをレジスタ
から読み込み、そのレジスタの記憶内容なプロセッサを
介してメモリに記憶させた後、転送先の装置に接続され
た他方のレジスタに書き込んで転送するという２段階の
転送制御プロセスが実行される。
は、データ転送時は転送源装置からのデータをレジスタ
から読み込み、そのレジスタの記憶内容なプロセッサを
介してメモリに記憶させた後、転送先の装置に接続され
た他方のレジスタに書き込んで転送するという２段階の
転送制御プロセスが実行される。
Ｄ３問題点を解決するための手段
従って、転送源からのデータをレジスタから読み込むプ
ロセスとメモリに書き込むという２つのプロセスが少な
くとも必要となり、転送速度が遅くなるという問題があ
る。この場合、データ転送用の専用メモリや回路を設け
ることが考えられるが、この場合には構成が大規模で複
雑になるという問題がある。
ロセスとメモリに書き込むという２つのプロセスが少な
くとも必要となり、転送速度が遅くなるという問題があ
る。この場合、データ転送用の専用メモリや回路を設け
ることが考えられるが、この場合には構成が大規模で複
雑になるという問題がある。
本発明は、第１の装置と第２の装置との間でデータ転送
速度を簡単な構成で向上させることができるインタフェ
ース装置を提供することにある。
速度を簡単な構成で向上させることができるインタフェ
ース装置を提供することにある。
Ｅ０問題点を解決するための手段
本発明は、第１の装置と第２の装置間でデータ転送を行
うときのメモリに対するメモリアドレスと前記プロセッ
サ独自でメモリなアクセスするときのメモリアドレスと
ｌ異なるものとし交うえ、メモリに対するメモリアドレ
スを解読して該メモリアドレスがデータ転送時のアドレ
ス値に該当するときはメモリに対する読み書きイ百号と
第１または第２のレジスタへの読み省き信号を同一メモ
リサイクル内で発生する制御回路を設けたものである。
うときのメモリに対するメモリアドレスと前記プロセッ
サ独自でメモリなアクセスするときのメモリアドレスと
ｌ異なるものとし交うえ、メモリに対するメモリアドレ
スを解読して該メモリアドレスがデータ転送時のアドレ
ス値に該当するときはメモリに対する読み書きイ百号と
第１または第２のレジスタへの読み省き信号を同一メモ
リサイクル内で発生する制御回路を設けたものである。
２０作用
データ転送時は、メモリに対する読み書き信号とレジス
タへの読み書き信号が同一メモリサイクル内で制御回路
から発生されるため、データ転送速度が早くなる。また
、データ転送時のメモリアドレスとプロセッサ独自のメ
モリアクセス時のメモリアドレスとな異ならせているだ
けであるため、データ転送用の専用メモリも不要となり
、回路は簡単になる。
タへの読み書き信号が同一メモリサイクル内で制御回路
から発生されるため、データ転送速度が早くなる。また
、データ転送時のメモリアドレスとプロセッサ独自のメ
モリアクセス時のメモリアドレスとな異ならせているだ
けであるため、データ転送用の専用メモリも不要となり
、回路は簡単になる。
Ｇ、実施例
図は本発明の一実施例な示すブロックであり、インタフ
ェース装置ｆｌには、ホストプロセッサ２と周辺装置ｆ
３との間で相互に送受する転送データを一時記憶する
第１〜第３の双方向のバッファレジスタ１０〜１２と、
これらのバッファレジスタｌＯ〜１２を介して相互に送
受される転送データを一時記憶するｎ個のメモリエリア
を有するメモリ１３と、これらバッファレジスタ１０〜
１２およびメモリ１３におけるデータの読み書きを制御
するプロセッサ１４と、メモリ１３に対するメモリアド
レスを解読して該メモリアドレスがデータ転送時のメモ
リアドレスに該当するときにはメモリ１３に対する読み
書き信号とレジスタ１０〜１２への読み書き信号を同一
メモリサイクルで発生する制御回路１５が設けられてい
る。
ェース装置ｆｌには、ホストプロセッサ２と周辺装置ｆ
３との間で相互に送受する転送データを一時記憶する
第１〜第３の双方向のバッファレジスタ１０〜１２と、
これらのバッファレジスタｌＯ〜１２を介して相互に送
受される転送データを一時記憶するｎ個のメモリエリア
を有するメモリ１３と、これらバッファレジスタ１０〜
１２およびメモリ１３におけるデータの読み書きを制御
するプロセッサ１４と、メモリ１３に対するメモリアド
レスを解読して該メモリアドレスがデータ転送時のメモ
リアドレスに該当するときにはメモリ１３に対する読み
書き信号とレジスタ１０〜１２への読み書き信号を同一
メモリサイクルで発生する制御回路１５が設けられてい
る。
以上の構成において、ホストプロセッサから周辺装置３
に対するデータ転送時には、バッファレジスタ１０に対
するデータの書き込み信号と同時に、データ転送を開始
する旨の信号がホストプロセッサ２からプロセッサ１４
に入力される。すると、プロセッサ１４は書き込み信号
より若干遅れたタイミングでデータ転送用に用いるメモ
リアドレス信号を出力する。すると、制御回路１５から
バッファレジスタ１０からのデータ読み込み信号とメモ
リ１３に対する書き込み信号が同一メモリサイクル内で
発生され、ホストプロセッサ２から出力された転送デー
タはバッファレジスタ１０に書き込まれると同時に、メ
モリ１３の指定アドレスに曹き込まれる。
に対するデータ転送時には、バッファレジスタ１０に対
するデータの書き込み信号と同時に、データ転送を開始
する旨の信号がホストプロセッサ２からプロセッサ１４
に入力される。すると、プロセッサ１４は書き込み信号
より若干遅れたタイミングでデータ転送用に用いるメモ
リアドレス信号を出力する。すると、制御回路１５から
バッファレジスタ１０からのデータ読み込み信号とメモ
リ１３に対する書き込み信号が同一メモリサイクル内で
発生され、ホストプロセッサ２から出力された転送デー
タはバッファレジスタ１０に書き込まれると同時に、メ
モリ１３の指定アドレスに曹き込まれる。
従って、この後はメモリ１３の指定アドレスから転送デ
ータを読み出してバッファレジスタ１１ 、１２に書き
込み、周辺装置１２に転送するだけでよい。
ータを読み出してバッファレジスタ１１ 、１２に書き
込み、周辺装置１２に転送するだけでよい。
これは、周辺装置３からメモリ１３に転送されて記憶さ
れた転送データ製ホストプロセッサ２に転送する場合も
同様であり、この場合はメモリ１３に対するメモリアド
レスが発生されたならば制御回路１５カらバッファレジ
スタ１０に対する書き込み信号がメモリ１３の読み出し
信号と同時に発生されることにより、同一メモリサイク
ル内でメモリ１３のデータがバッファレジスタ１０を介
してホストプロセッサ２に転送される。
れた転送データ製ホストプロセッサ２に転送する場合も
同様であり、この場合はメモリ１３に対するメモリアド
レスが発生されたならば制御回路１５カらバッファレジ
スタ１０に対する書き込み信号がメモリ１３の読み出し
信号と同時に発生されることにより、同一メモリサイク
ル内でメモリ１３のデータがバッファレジスタ１０を介
してホストプロセッサ２に転送される。
従って、メモリ１３の読み書きとバッファレジスタ１０
または１１ 、１２に対する読み書きが同一メモリサイ
クル内に行なわれることになる。すなわち、プロセッサ
１４を介在することなくレジスタ１０と１１および１２
との間のデータ転送が行なわれることになる。このため
、データ転送速度が早くなる。
または１１ 、１２に対する読み書きが同一メモリサイ
クル内に行なわれることになる。すなわち、プロセッサ
１４を介在することなくレジスタ１０と１１および１２
との間のデータ転送が行なわれることになる。このため
、データ転送速度が早くなる。
この場合、プロセッサ１４は独自にメモリ１３ナバツフ
アレジスタ１１を介してアクセスすること、ができるた
め、必要があればホストプロセッサ２から転送されてき
たデータのピット幅をメモリ１３によって変換して周辺
装置３に転送することができる。
アレジスタ１１を介してアクセスすること、ができるた
め、必要があればホストプロセッサ２から転送されてき
たデータのピット幅をメモリ１３によって変換して周辺
装置３に転送することができる。
なお、本発明はホストプロセッサとその周辺装置との間
のデータ転送だけでなく、相互にデータな転送する２つ
の装置の間で全て適用できるものである。
のデータ転送だけでなく、相互にデータな転送する２つ
の装置の間で全て適用できるものである。
Ｈ０発明の詳細
な説明したように本発明によれば、第１の装置と第２の
装置との間でのデータ転送速度を簡単な構成で向上させ
ることができるという効果がある。
装置との間でのデータ転送速度を簡単な構成で向上させ
ることができるという効果がある。
図面は本発明の一実施例な示すブロック図である。
１・・・インタフェース装置、２・・・ホストプロセッ
サ、３・・・周辺装置、１０ 、１１ 、１２・・・双
方向のバッファレジスタ、１３・・・メモリ、１４・・
・プロセッサ、１５・・・制御回路。
サ、３・・・周辺装置、１０ 、１１ 、１２・・・双
方向のバッファレジスタ、１３・・・メモリ、１４・・
・プロセッサ、１５・・・制御回路。
Claims (1)
- 【特許請求の範囲】 第１の装置と第２の装置との間で相互に送受する転送デ
ータを一時記憶する第１および第２のレジスタと、これ
らのレジスタのうちいずれか一方の記憶データを一時記
憶し、転送先の装置に接続された第１または第２のレジ
スタを介して転送先の装置に転送させるメモリと、前記
第１および第２のレジスタならびにメモリに対するデー
タの書き込みまたは読み出しを制御するプロセッサとを
備えたインタフェース装置において、 前記第１の装置と第２の装置間でデータ転送を行うとき
のメモリに対するメモリアドレスと前記プロセッサ独自
でメモリをアクセスするときのメモリアドレスとを異な
るものとしたうえ、メモリに対するメモリアドレスを解
読して該メモリアドレスがデータ転送時のアドレス値に
該当するときはメモリに対する読み書き信号と第１また
は第２のレジスタへの読み書き信号を同一メモリサイク
ル内で発生する制御回路を設けたことを特徴とするイン
タフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016486A JPS62217348A (ja) | 1986-03-18 | 1986-03-18 | インタフエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016486A JPS62217348A (ja) | 1986-03-18 | 1986-03-18 | インタフエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217348A true JPS62217348A (ja) | 1987-09-24 |
Family
ID=13134240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6016486A Pending JPS62217348A (ja) | 1986-03-18 | 1986-03-18 | インタフエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980031965A (ko) * | 1996-10-31 | 1998-07-25 | 김광호 | 메모리 뱅크를 사용하는 인터페이스장치 |
-
1986
- 1986-03-18 JP JP6016486A patent/JPS62217348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980031965A (ko) * | 1996-10-31 | 1998-07-25 | 김광호 | 메모리 뱅크를 사용하는 인터페이스장치 |
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