JPS635446A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS635446A JPS635446A JP61150140A JP15014086A JPS635446A JP S635446 A JPS635446 A JP S635446A JP 61150140 A JP61150140 A JP 61150140A JP 15014086 A JP15014086 A JP 15014086A JP S635446 A JPS635446 A JP S635446A
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- JP
- Japan
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- memory
- data
- address
- buffer
- signal
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 40
- 239000007853 buffer solution Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 230000003139 buffering effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、３２ビットの高性能ＣＰＵを用いたマイクロ
コンピュータシステムに関する。
コンピュータシステムに関する。
従来技術
近年、ＣＰＵとしては３２ビットの高性能ＣＰＵが出現
している。このようなＣＰＵを用いる場合には従来の低
コストのダイナミックＲＡＭのみではＣＰＵの性能を十
分に発揮させることができない。
している。このようなＣＰＵを用いる場合には従来の低
コストのダイナミックＲＡＭのみではＣＰＵの性能を十
分に発揮させることができない。
そこで、従来にあってはキャッシュメモリという高速Ｒ
ＡＭを中間に置き、ゼロウェイトでＣＰＵが動作し得る
ようにしている。このようなキャッシュメモリを用いる
場合の制御方式としては、ダイレクトマツプ方式やアソ
シエイテイブマップ方式がある。第３図はこのようなキ
ャッシュメモリを用いたダイレクトマツプ制御方式の従
来のマイクロコンピュータのシステム構成を示すもので
ある。まず、３２ビットの高性能ＣＰＵＩと、ダイナミ
ックＲＡＭにより構成したシステムメモリ２と、高速Ｒ
ＡＭにより構成したキャッシュメモリ３とが設けられて
いる。そして、これらのシステムメモリ２及びキャッシ
ュメモリ３には各々メモリコントローラ４、キャッシュ
コントローラ５が接続されている。又、前記ＣＰＵＩか
らアドレス信号を受けるタグメモリ６が設けられ、この
タグメモリ６からのタグデータとアドレス信号とを入力
とするコンパレータ７が設けられている。又、ＣＰＵＩ
からのアドレス信号が入力されるアドレスバッチ８も設
けられ、その出力側は前記キャッシュメモリ３及びメモ
リコントローラ４に対して接続されている。更に、ＣＰ
ＵＩからのデータバスは各々データバッファ９．１０を
介してシステムメモリ２、キャッシュメモリ３に接続さ
れている。
ＡＭを中間に置き、ゼロウェイトでＣＰＵが動作し得る
ようにしている。このようなキャッシュメモリを用いる
場合の制御方式としては、ダイレクトマツプ方式やアソ
シエイテイブマップ方式がある。第３図はこのようなキ
ャッシュメモリを用いたダイレクトマツプ制御方式の従
来のマイクロコンピュータのシステム構成を示すもので
ある。まず、３２ビットの高性能ＣＰＵＩと、ダイナミ
ックＲＡＭにより構成したシステムメモリ２と、高速Ｒ
ＡＭにより構成したキャッシュメモリ３とが設けられて
いる。そして、これらのシステムメモリ２及びキャッシ
ュメモリ３には各々メモリコントローラ４、キャッシュ
コントローラ５が接続されている。又、前記ＣＰＵＩか
らアドレス信号を受けるタグメモリ６が設けられ、この
タグメモリ６からのタグデータとアドレス信号とを入力
とするコンパレータ７が設けられている。又、ＣＰＵＩ
からのアドレス信号が入力されるアドレスバッチ８も設
けられ、その出力側は前記キャッシュメモリ３及びメモ
リコントローラ４に対して接続されている。更に、ＣＰ
ＵＩからのデータバスは各々データバッファ９．１０を
介してシステムメモリ２、キャッシュメモリ３に接続さ
れている。
このような構成において、ＣＰＵＩからプログラム又は
データ読出し要求（リードコマンド）が出力されると、
送出されたアドレスに対応するタグメモリ６のデータが
読出される。そして、送出されたアドレスとキャッシュ
メモリ３内に保持されているデータの情報（タグデータ
）とがコンパレータ７（９より比較される。この比較に
より、キャッシュメモリ３内にＣＰＵＩが読出すべきデ
ータがあるかないかを判定し、ヒツト信号又はミスヒツ
ト信号をコントローラ４，５に送出する。今、ヒツト信
号出力時であれば、キャッシュコントローラ５からキャ
ッシュメモリ３へめチップセレクト（Ｃ５）とデータバ
ッファ１０のイネーブル信号とが送出される。これによ
って、ＣＰＵＩの読出したアドレスに対応したデータ又
はプログラムがキャッシュメモリ３から読出される。−
方、ミスヒツト信号が出力された時には、キャッシュコ
ントローラ５はキャッシュメモリ３を書込み状態とする
。そして、このミスヒツト信号はメモリコントローラ４
をイネーブル状態とし、ＣＰＵ１が。
データ読出し要求（リードコマンド）が出力されると、
送出されたアドレスに対応するタグメモリ６のデータが
読出される。そして、送出されたアドレスとキャッシュ
メモリ３内に保持されているデータの情報（タグデータ
）とがコンパレータ７（９より比較される。この比較に
より、キャッシュメモリ３内にＣＰＵＩが読出すべきデ
ータがあるかないかを判定し、ヒツト信号又はミスヒツ
ト信号をコントローラ４，５に送出する。今、ヒツト信
号出力時であれば、キャッシュコントローラ５からキャ
ッシュメモリ３へめチップセレクト（Ｃ５）とデータバ
ッファ１０のイネーブル信号とが送出される。これによ
って、ＣＰＵＩの読出したアドレスに対応したデータ又
はプログラムがキャッシュメモリ３から読出される。−
方、ミスヒツト信号が出力された時には、キャッシュコ
ントローラ５はキャッシュメモリ３を書込み状態とする
。そして、このミスヒツト信号はメモリコントローラ４
をイネーブル状態とし、ＣＰＵ１が。
送出したアドレスに対応するシステムメモリ２内のデー
タを読出す。この読出しデータは同時に書込み状態のキ
ャッシュメモリ３に書込まれる。この結果、次の同一ア
ドレスのアクセス時にはシステムメモリ２からではなく
このキャッシュメモリ３からデータが読出されるという
ものである。
タを読出す。この読出しデータは同時に書込み状態のキ
ャッシュメモリ３に書込まれる。この結果、次の同一ア
ドレスのアクセス時にはシステムメモリ２からではなく
このキャッシュメモリ３からデータが読出されるという
ものである。
ところが、このようなシステム構成による場合、ミスヒ
ツトが連続して生ずると、通常のダイナミックＲＡＭの
アクセス方式となり、ＣＰＬＴ速度が低下してしまう。
ツトが連続して生ずると、通常のダイナミックＲＡＭの
アクセス方式となり、ＣＰＬＴ速度が低下してしまう。
即ち、連続ミスヒツトは例えば電源投入直後やプログラ
ムが飛んだような場合に生ずるが、このような場合にキ
ャッシュメモリ３の速度、即ちＣＰＵＩのノンウェイト
状態では動作せず、ウェイトが入り、遅くなってしまう
ものである。これは、コスト的には安価なダイレクトマ
ツプ方式に対してヒツト率の高いアソシエイテイブマッ
プ方式であっても、連続ミスヒツトが生ずれば、やはり
速度が低下してしまうものである。
ムが飛んだような場合に生ずるが、このような場合にキ
ャッシュメモリ３の速度、即ちＣＰＵＩのノンウェイト
状態では動作せず、ウェイトが入り、遅くなってしまう
ものである。これは、コスト的には安価なダイレクトマ
ツプ方式に対してヒツト率の高いアソシエイテイブマッ
プ方式であっても、連続ミスヒツトが生ずれば、やはり
速度が低下してしまうものである。
つまり、−般にソフトウェアは連続したアドレスシーケ
ンスの形態をとる。この場合に、従来方式によると、ミ
スヒツトした時にループ状の処理ソフトであればキャッ
シュの効果を発揮させることができるものの、シーケン
シャルなソフトの時にはそのソフトが終了するまでミス
ヒツトを繰返しキャッシュの効果を発揮させることがで
きないものである。
ンスの形態をとる。この場合に、従来方式によると、ミ
スヒツトした時にループ状の処理ソフトであればキャッ
シュの効果を発揮させることができるものの、シーケン
シャルなソフトの時にはそのソフトが終了するまでミス
ヒツトを繰返しキャッシュの効果を発揮させることがで
きないものである。
目的
本発明は、このような点に鑑みなされたもので、キャッ
シュメモリのヒツト率を向上させて高速動作が可能なマ
イクロコンピュータシステムを得ることを目的とする。
シュメモリのヒツト率を向上させて高速動作が可能なマ
イクロコンピュータシステムを得ることを目的とする。
構成
本発明は、上記目的を達成するため、３２ビットのＣＰ
Ｕと、ダイナミックＲＡ Ｍによるシステムメモリと、
高速のキャッシュメモリとを備えたマイクロコンピュー
タシステムにおいて、前記キャッシュメモリとシステム
メモリとの間に連続するアドレスの前記システムメモリ
のデータを高速でバッファリングする中間バッファメモ
リを設けたことを特徴とするものである・ 以下・本発明の一実施例を第１図及び第２図番こ基づい
て説明する。第３図で示した部分と同一部分は同一符号
を用いて示す。本実施例は・基本的にはシステムメモリ
２とキャッシュメモリ３との間に高速の中間バッファメ
モリ１１を設けるものである。この中間バッファメモリ
１１に対してもバッファコントローラ１２及びデータバ
ッファ１３が設けられている。
Ｕと、ダイナミックＲＡ Ｍによるシステムメモリと、
高速のキャッシュメモリとを備えたマイクロコンピュー
タシステムにおいて、前記キャッシュメモリとシステム
メモリとの間に連続するアドレスの前記システムメモリ
のデータを高速でバッファリングする中間バッファメモ
リを設けたことを特徴とするものである・ 以下・本発明の一実施例を第１図及び第２図番こ基づい
て説明する。第３図で示した部分と同一部分は同一符号
を用いて示す。本実施例は・基本的にはシステムメモリ
２とキャッシュメモリ３との間に高速の中間バッファメ
モリ１１を設けるものである。この中間バッファメモリ
１１に対してもバッファコントローラ１２及びデータバ
ッファ１３が設けられている。
ここに、中間バッファメモリ１１に対するバッファコン
トローラ１２は第２図に示すように構成されている。ま
ず、このバッファコントローラ１２にもアドレスラッチ
１４及びコンパレータ１５が設けられている。そして、
前記コンパレータ１５からのヒツト信号及びキャッシュ
ミスヒツト信号を入力としてバッファヒツト信号を出力
するＡＮＤゲート１６とヒツト信号及びキャッシュミス
ヒツト信号をＮＯＴＯＲゲート２０り反転した信号を入
力としてバッファミスヒツト信号を出力するＮＡＮＤゲ
ート１８とが設けられている。又、二のＮＡＮＤゲート
１８からのバッファミスヒツト信号はラッチイネーブル
信号として前記アドレスラッチ１４に入力されている。
トローラ１２は第２図に示すように構成されている。ま
ず、このバッファコントローラ１２にもアドレスラッチ
１４及びコンパレータ１５が設けられている。そして、
前記コンパレータ１５からのヒツト信号及びキャッシュ
ミスヒツト信号を入力としてバッファヒツト信号を出力
するＡＮＤゲート１６とヒツト信号及びキャッシュミス
ヒツト信号をＮＯＴＯＲゲート２０り反転した信号を入
力としてバッファミスヒツト信号を出力するＮＡＮＤゲ
ート１８とが設けられている。又、二のＮＡＮＤゲート
１８からのバッファミスヒツト信号はラッチイネーブル
信号として前記アドレスラッチ１４に入力されている。
更に、このＮＡＮＤゲート１８からのバッファミスヒツ
ト信号とＣＡＳ信号とを入力とするＡ Ｎ Ｄゲート１
９が設けられ、このＡＮＤゲート１９の出力は中間バッ
ファメモリ１１のＷＥ端子に入力されている。そして、
前記ＡＮＤゲート１６からのバッファヒツト信号と前記
ＮＡＮＤゲート１８からのバッファミスヒツト信号とを
入力とするＯＲゲート２０が設けられ、このＯＲゲート
２０の出力は中間バッファメモリ１１のＣ３端子に入力
されている。更に、アドレス信号中の下位ｎビットアド
レス信号が入力されるｎビットカウンタ２１が設けられ
、このカウンタ２１からアドレス信号が中間バッファメ
モリ１１に出力されている。このようなカウンタ２１に
は、−方の入力をバッファヒツト信号のフリップフロッ
プ２２を介在させたものとし、他方の入力をバッファヒ
ツト信号とするＡＮＤゲート２３からのアドレスロード
信号が入力されている。又、カウンタ２１のリセット端
子にはカウンタリセット信号が入力されている。
ト信号とＣＡＳ信号とを入力とするＡ Ｎ Ｄゲート１
９が設けられ、このＡＮＤゲート１９の出力は中間バッ
ファメモリ１１のＷＥ端子に入力されている。そして、
前記ＡＮＤゲート１６からのバッファヒツト信号と前記
ＮＡＮＤゲート１８からのバッファミスヒツト信号とを
入力とするＯＲゲート２０が設けられ、このＯＲゲート
２０の出力は中間バッファメモリ１１のＣ３端子に入力
されている。更に、アドレス信号中の下位ｎビットアド
レス信号が入力されるｎビットカウンタ２１が設けられ
、このカウンタ２１からアドレス信号が中間バッファメ
モリ１１に出力されている。このようなカウンタ２１に
は、−方の入力をバッファヒツト信号のフリップフロッ
プ２２を介在させたものとし、他方の入力をバッファヒ
ツト信号とするＡＮＤゲート２３からのアドレスロード
信号が入力されている。又、カウンタ２１のリセット端
子にはカウンタリセット信号が入力されている。
二のような構成において、ＣＰＵＩからリードコマンド
が送出され、タグメモリデータとの比較の結果、ヒツト
した場合には第３図で説明したように従来通り動作する
。−方、ミスヒツトした場合においては、バッファコン
トローラ１２のアドレスラッチと比較され、この結果が
バッファミスヒツトである場合には従来通りシステムメ
モリ２からのデータ読出しが行なわれる。このデータ読
出しの際、データはキャッシュメモリ３だけでなく、中
間バッファメモリ１１にも同時に書込まれる。更に、メ
モリコントローラ４内でメモリの高速ページモード機能
を利用し、連続したｎバイトのデータを中間バッファメ
モリ１１に書込む。この書込みタイミングはシステムメ
モリ２のＣＡＳ信号にて制御される。又、中間バッファ
メモリ１１はバッファミスヒツト信号でアドレスの上位
ビット（例えば、３２ビットアドレスで中間バッファメ
モリとして１６バイト持っている場合には下位４ビット
を除く２８ビット）をラッチする。下位ｎビットはカウ
ンタ２１にロードされる。そして、次のアドレスをＣＰ
Ｕ１がアクセスした場合にはキャッシュメモリ３がミス
ヒツトしても中間バッファメモリ１１に存在していれば
、恰もキャッシュメモリ３がヒツトしたようにこの中間
バッファメモリ１１が高速でバッファリングしてデータ
が送出される。つまり、キャッシュメモリ３が連続して
ミスヒツトしたとしても、中間バッファメモリ１１の高
速バッファリングによりミスヒツトによるロスタイムを
最小限にすることができる。
が送出され、タグメモリデータとの比較の結果、ヒツト
した場合には第３図で説明したように従来通り動作する
。−方、ミスヒツトした場合においては、バッファコン
トローラ１２のアドレスラッチと比較され、この結果が
バッファミスヒツトである場合には従来通りシステムメ
モリ２からのデータ読出しが行なわれる。このデータ読
出しの際、データはキャッシュメモリ３だけでなく、中
間バッファメモリ１１にも同時に書込まれる。更に、メ
モリコントローラ４内でメモリの高速ページモード機能
を利用し、連続したｎバイトのデータを中間バッファメ
モリ１１に書込む。この書込みタイミングはシステムメ
モリ２のＣＡＳ信号にて制御される。又、中間バッファ
メモリ１１はバッファミスヒツト信号でアドレスの上位
ビット（例えば、３２ビットアドレスで中間バッファメ
モリとして１６バイト持っている場合には下位４ビット
を除く２８ビット）をラッチする。下位ｎビットはカウ
ンタ２１にロードされる。そして、次のアドレスをＣＰ
Ｕ１がアクセスした場合にはキャッシュメモリ３がミス
ヒツトしても中間バッファメモリ１１に存在していれば
、恰もキャッシュメモリ３がヒツトしたようにこの中間
バッファメモリ１１が高速でバッファリングしてデータ
が送出される。つまり、キャッシュメモリ３が連続して
ミスヒツトしたとしても、中間バッファメモリ１１の高
速バッファリングによりミスヒツトによるロスタイムを
最小限にすることができる。
ちなみに、キャッシュメモリ３と別のキャッシユメモσ
を設け、この別個のキャッシュメモリを本実による中間
バッファメモリ１１と同様の考え方で用いることも考え
られる。しかし、キャッシュメモリによる場合には、Ｃ
ＰＵと同期させて動作させる必要があり、ＣＰＵからの
アクセスが切れるまで次の動作を起こすことができない
。この結果、空き時間がとれず、実際は困難である。こ
の点、本実施例のような中間バッファメモリ１１によれ
ば、ＣＰＵＩと同期させる必要がなく、システムメモリ
２との間のデータ授受も独立した速度で処理可能であり
、システムとしての高速動作が確保される。
を設け、この別個のキャッシュメモリを本実による中間
バッファメモリ１１と同様の考え方で用いることも考え
られる。しかし、キャッシュメモリによる場合には、Ｃ
ＰＵと同期させて動作させる必要があり、ＣＰＵからの
アクセスが切れるまで次の動作を起こすことができない
。この結果、空き時間がとれず、実際は困難である。こ
の点、本実施例のような中間バッファメモリ１１によれ
ば、ＣＰＵＩと同期させる必要がなく、システムメモリ
２との間のデータ授受も独立した速度で処理可能であり
、システムとしての高速動作が確保される。
又、本実施例方式によれば、ループを行なうようなソフ
トであっても、シーケンシャルなソフトであっても、何
れ、のソフトウェアに対してもキャッシュ効果を発揮さ
せることができるものとなる。
トであっても、シーケンシャルなソフトであっても、何
れ、のソフトウェアに対してもキャッシュ効果を発揮さ
せることができるものとなる。
効果
本発明は、上述したようにキャッシュメモリとシステム
メモリとの間に高速バッファリングする中間バツアアメ
モリを設けたので、キャッシュメモリのミスヒツトが連
続して生じたような場合であっても、中間バッファメモ
リによる高速バッファリングによってミスヒツトによる
ロスタイムを最小限に抑えることができ、システムとし
ての高速動作を確保することができるものである。
メモリとの間に高速バッファリングする中間バツアアメ
モリを設けたので、キャッシュメモリのミスヒツトが連
続して生じたような場合であっても、中間バッファメモ
リによる高速バッファリングによってミスヒツトによる
ロスタイムを最小限に抑えることができ、システムとし
ての高速動作を確保することができるものである。
第１図は本発明の一実施例を示すブロック図、第２図は
その一部の詳細ブロック図、第３図は従来例を示すブロ
ック図である。
その一部の詳細ブロック図、第３図は従来例を示すブロ
ック図である。
Claims (1)
- ３２ビットのＣＰＵと、ダイナミックＲＡＭによるシス
テムメモリと、高速のキャッシュメモリとを備えたマイ
クロコンピュータシステムにおいて、前記キャッシュメ
モリとシステムメモリとの間に連続するアドレスの前記
システムメモリのデータを高速でバッファリングする中
間バッファメモリを設けたことを特徴とするマイクロコ
ンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150140A JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150140A JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635446A true JPS635446A (ja) | 1988-01-11 |
Family
ID=15490365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150140A Pending JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1095774C (zh) * | 1998-06-17 | 2002-12-11 | 铃木株式会社 | 树脂构件的结构 |
-
1986
- 1986-06-26 JP JP61150140A patent/JPS635446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1095774C (zh) * | 1998-06-17 | 2002-12-11 | 铃木株式会社 | 树脂构件的结构 |
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