JPS63240651A - キヤツシユメモリ - Google Patents
キヤツシユメモリInfo
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- JPS63240651A JPS63240651A JP62073010A JP7301087A JPS63240651A JP S63240651 A JPS63240651 A JP S63240651A JP 62073010 A JP62073010 A JP 62073010A JP 7301087 A JP7301087 A JP 7301087A JP S63240651 A JPS63240651 A JP S63240651A
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- JP
- Japan
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- memory
- data
- cache
- address
- cache memory
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 93
- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 230000004044 response Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005194 fractionation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0853—Cache with multiport tag or data arrays
-
- G—PHYSICS
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Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリの構成に関するものテアシ、
特にマイクロプロセッサに内蔵するキャッシュメモリの
構成傘鼻に関する。
特にマイクロプロセッサに内蔵するキャッシュメモリの
構成傘鼻に関する。
プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することによシ、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏｍｐｕｔｉｎｇ ５ｕｒｖｅｙ）１４巻３号
１９８２年４７３〜５３０ページに詳しく述べられてい
るように一般によく知られている。
メモリを設置することによシ、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏｍｐｕｔｉｎｇ ５ｕｒｖｅｙ）１４巻３号
１９８２年４７３〜５３０ページに詳しく述べられてい
るように一般によく知られている。
この手法は通常キャッシュメモリと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであシ、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れたワードを含む一定サイズの連続した記憶位置（通常
これをブロックと呼ぶ）の内容を主記憶からキャッシー
メモリに取シ込むことにより、メモリアクセスの大部分
は、高速なキャッジ−メモリへのアクセスですみ、低速
な主記憶へのアクセスを不要とすることができる。
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであシ、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れたワードを含む一定サイズの連続した記憶位置（通常
これをブロックと呼ぶ）の内容を主記憶からキャッシー
メモリに取シ込むことにより、メモリアクセスの大部分
は、高速なキャッジ−メモリへのアクセスですみ、低速
な主記憶へのアクセスを不要とすることができる。
一方最近ではマイクロプロセッサの動作速度が向上し、
マイクロプロセッサにおいてもキャッジ−メモＩＪ ’
に使用しなければその性能を最大限に発揮出来ない状況
になってきている。また、集積度の向上によシマイクロ
プロセッサ内部に、キャッシュメモリを持つことも可能
例なってきている。
マイクロプロセッサにおいてもキャッジ−メモＩＪ ’
に使用しなければその性能を最大限に発揮出来ない状況
になってきている。また、集積度の向上によシマイクロ
プロセッサ内部に、キャッシュメモリを持つことも可能
例なってきている。
マイクロプロセッサのメモリ参照要求は第４コード参照
とオペランド参照に分かれるが１通常これらの参照要求
はプロセッサ内部では独立した処理モジー−ルによシ発
生され、プロセッサ内部で各々の要求に対し調停がなさ
れ、プロセッサ外部では各々のメモリ参照を時分割して
処理している。
とオペランド参照に分かれるが１通常これらの参照要求
はプロセッサ内部では独立した処理モジー−ルによシ発
生され、プロセッサ内部で各々の要求に対し調停がなさ
れ、プロセッサ外部では各々のメモリ参照を時分割して
処理している。
マイクロプロセッサの内部にキャッシュメモリを持つ場
合に、前記のメモリ参照要求に対して外部パスと同じ時
分割でキャッシュメモリヲ参照する方式では、他の要求
により待合わせが発生する場合が多く、効率の良い方式
ではない。またオペコード参照用とオペランド参照用の
別々のキャッシュメモリヲ持つ方式では、メモリ容量が
増加し。
合に、前記のメモリ参照要求に対して外部パスと同じ時
分割でキャッシュメモリヲ参照する方式では、他の要求
により待合わせが発生する場合が多く、効率の良い方式
ではない。またオペコード参照用とオペランド参照用の
別々のキャッシュメモリヲ持つ方式では、メモリ容量が
増加し。
ＬＳＩ製造上分留シが悪くなる欠点がある。
したがって本発明の目的は、待合せがなく、構成がより
簡単なキャッジ−メモリに得ようとするものである。
簡単なキャッジ−メモリに得ようとするものである。
本発明によれば、主記憶の内容全高速メモリにコピーし
ておき、中央処理装置のメモリ参照に対し、参照データ
が該高速メモリ内にある場合には該高速メモリから中央
処理装置に対してデータを渡すことによ多処理の高速化
金はかるキャンシュメモリにおいて、このキャッシュメ
モリを構成する前記主記憶からのコピーデータを格納す
るデータメモリ部と、格納データのアドレス情報全格納
するアドレスタグメモリ部と、このアドレスタグメモリ
部の内容が有効か無効かを示す情報を格納するバリッド
ビットメモリ部とが、いずれもデュアルポートメモリに
よシ構成されていることを特徴とするキャッシュメモリ
の構成方式が得られる。
ておき、中央処理装置のメモリ参照に対し、参照データ
が該高速メモリ内にある場合には該高速メモリから中央
処理装置に対してデータを渡すことによ多処理の高速化
金はかるキャンシュメモリにおいて、このキャッシュメ
モリを構成する前記主記憶からのコピーデータを格納す
るデータメモリ部と、格納データのアドレス情報全格納
するアドレスタグメモリ部と、このアドレスタグメモリ
部の内容が有効か無効かを示す情報を格納するバリッド
ビットメモリ部とが、いずれもデュアルポートメモリに
よシ構成されていることを特徴とするキャッシュメモリ
の構成方式が得られる。
次疋本発明について図面を参照して説明する。 。
第１図は本発明の一実施例の構成を示す図である。図に
おいて１はアドレスタグメそり部、２はバリッドビット
メモリ部、３はデータメモリ部であシ、これらは、デュ
アルポートメモリにより構成され、！方のポートはオ（
ランドアドレスバス３０と第４ランドデータバス３１に
接続され、他方のポートはオペコードアドレスバス３２
とマルチプレクサ１３全通してオペコードデータバス３
３に接続されている。マルチプレクサ１３０片側入力は
オペランドデータバス３１であシ、このオペランドデー
タバスは外部データバス３５に接続されている。オペラ
ンドアドレスバス３０とオペコードアドレスバス３２は
マルチプレクサ１２全通して外部データバス３４に接続
されている。
おいて１はアドレスタグメそり部、２はバリッドビット
メモリ部、３はデータメモリ部であシ、これらは、デュ
アルポートメモリにより構成され、！方のポートはオ（
ランドアドレスバス３０と第４ランドデータバス３１に
接続され、他方のポートはオペコードアドレスバス３２
とマルチプレクサ１３全通してオペコードデータバス３
３に接続されている。マルチプレクサ１３０片側入力は
オペランドデータバス３１であシ、このオペランドデー
タバスは外部データバス３５に接続されている。オペラ
ンドアドレスバス３０とオペコードアドレスバス３２は
マルチプレクサ１２全通して外部データバス３４に接続
されている。
オペコード参照要求が発生すると、参照アドレスがオペ
コードアドレスバス３０に出力され、アドレスタグメそ
り部ｌ、バリッドビットメモリ部２゜データメモリ部３
から読出しを行なう。アドレスタグメモリ部、バリッド
ビットメモリ部との比較結果により、そのデータが有効
（キャッシュメモリヒツト）であれば、そのデータを読
取ってサイクルを終了する。
コードアドレスバス３０に出力され、アドレスタグメそ
り部ｌ、バリッドビットメモリ部２゜データメモリ部３
から読出しを行なう。アドレスタグメモリ部、バリッド
ビットメモリ部との比較結果により、そのデータが有効
（キャッシュメモリヒツト）であれば、そのデータを読
取ってサイクルを終了する。
もし、データメモリ部３のデータが無効であった場合に
は、外部アドレスバス３４にアドレス情報を出力し、主
記憶からデータを読取ってくると共に、そのデータをデ
ータメモリ部３に格納し。
は、外部アドレスバス３４にアドレス情報を出力し、主
記憶からデータを読取ってくると共に、そのデータをデ
ータメモリ部３に格納し。
アドレスタグメモリ部１．バリッドピットメモリ部２を
更新する。
更新する。
オペランド参照要求に対しても動作は同じであるが、オ
ペランドの書込み要求時には、キャッシュメモリヒツト
時にデータの書込みが行なわれる。
ペランドの書込み要求時には、キャッシュメモリヒツト
時にデータの書込みが行なわれる。
また、デュアルポートメモリを使用しいる為。
オ被ランド側とオペコード側のキャッシュメモリ参照は
全く独立に行なうことが出来る。
全く独立に行なうことが出来る。
なお以上の説明において、キャッシュメモリ周辺の具体
的回路の実現方法及びタイミングなどを含めた動作につ
いては１周知技術で実現できるので省略した。
的回路の実現方法及びタイミングなどを含めた動作につ
いては１周知技術で実現できるので省略した。
以上説明したように本発明は、キャッシュメモリを構成
するデータメモリ部、アドレスタグメモリ部、・ぐリッ
ドピットメモリ部にデュアルポートメモリを使用するこ
とにより、マイクロプロセッサのオペランド参照要求、
オペコード参照要求に対し、待合わせなくキャッシュメ
モリを参照出来。
するデータメモリ部、アドレスタグメモリ部、・ぐリッ
ドピットメモリ部にデュアルポートメモリを使用するこ
とにより、マイクロプロセッサのオペランド参照要求、
オペコード参照要求に対し、待合わせなくキャッシュメ
モリを参照出来。
またオペランドキャッシュメモリ、オペコードキャッシ
ュメモリと別々のキャッシュメモリを持つ方式に比べ、
少ないダート規模で同等以上の性能を得ることが出来る
。
ュメモリと別々のキャッシュメモリを持つ方式に比べ、
少ないダート規模で同等以上の性能を得ることが出来る
。
記号の説明：１はアドレスタグメモリ部、２はバリッド
ビットメモリ部、３はデータメモリ部。
ビットメモリ部、３はデータメモリ部。
１０．１１は比較器、１２．１３はマルチプレクサ、３
０はオペランドアドレスバス、３１はオペコードデータ
バス、３２はオペコードアドレスバス、３３はオペコー
ドデータバス、３４は外部アドレｘｚ？ｘ、３５は外部
データバスをそれぞれあられしている。
０はオペランドアドレスバス、３１はオペコードデータ
バス、３２はオペコードアドレスバス、３３はオペコー
ドデータバス、３４は外部アドレｘｚ？ｘ、３５は外部
データバスをそれぞれあられしている。
Claims (1)
- １、主記憶の内容を高速メモリにコピーしておき、中央
処理装置のメモリ参照に対し、参照データが該高速メモ
リ内にある場合には該高速メモリから中央処理装置に対
してデータを渡すことにより処理の高速化をはかるキャ
ッシュメモリにおいて、このキャッシュメモリを構成す
る前記主記憶からのコピーデータを格納するデータメモ
リ部と、格納データのアドレス情報を格納するアドレス
タグメモリ部と、このアドレスタグメモリ部の内容が有
効か無効かを示す情報を格納するバリッドビットメモリ
部とが、いずれもデュアルポートメモリにより構成され
ていることを特徴とするキャッシュメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073010A JPS63240651A (ja) | 1987-03-28 | 1987-03-28 | キヤツシユメモリ |
| EP19880104885 EP0287844A3 (en) | 1987-03-28 | 1988-03-25 | Cache memory circuit using dual port memories |
| KR8803329A KR910002555B1 (en) | 1987-03-28 | 1988-03-26 | Cache memory circuit using dual port memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073010A JPS63240651A (ja) | 1987-03-28 | 1987-03-28 | キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240651A true JPS63240651A (ja) | 1988-10-06 |
Family
ID=13505941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073010A Pending JPS63240651A (ja) | 1987-03-28 | 1987-03-28 | キヤツシユメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0287844A3 (ja) |
| JP (1) | JPS63240651A (ja) |
| KR (1) | KR910002555B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224043A (ja) * | 1988-11-15 | 1990-09-06 | Nec Corp | キャッシュメモリ |
| JPH0594305A (ja) * | 1991-02-19 | 1993-04-16 | Matsushita Electric Ind Co Ltd | キヤツシユメモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747826B1 (en) * | 1995-06-06 | 2001-09-19 | Hewlett-Packard Company, A Delaware Corporation | Cache system with simultaneous tag comparison |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120156A (ja) * | 1984-06-29 | 1986-01-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・チツプ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527238A (en) * | 1983-02-28 | 1985-07-02 | Honeywell Information Systems Inc. | Cache with independent addressable data and directory arrays |
-
1987
- 1987-03-28 JP JP62073010A patent/JPS63240651A/ja active Pending
-
1988
- 1988-03-25 EP EP19880104885 patent/EP0287844A3/en not_active Withdrawn
- 1988-03-26 KR KR8803329A patent/KR910002555B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120156A (ja) * | 1984-06-29 | 1986-01-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・チツプ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224043A (ja) * | 1988-11-15 | 1990-09-06 | Nec Corp | キャッシュメモリ |
| JPH0594305A (ja) * | 1991-02-19 | 1993-04-16 | Matsushita Electric Ind Co Ltd | キヤツシユメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002555B1 (en) | 1991-04-24 |
| EP0287844A3 (en) | 1990-09-26 |
| KR880011673A (ko) | 1988-10-29 |
| EP0287844A2 (en) | 1988-10-26 |
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