JPS61292746A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS61292746A JPS61292746A JP13405385A JP13405385A JPS61292746A JP S61292746 A JPS61292746 A JP S61292746A JP 13405385 A JP13405385 A JP 13405385A JP 13405385 A JP13405385 A JP 13405385A JP S61292746 A JPS61292746 A JP S61292746A
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- JP
- Japan
- Prior art keywords
- access
- data
- memory
- instruction fetch
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ装置の制御装置に係り、特に中央制御装
置（ＣＰＵ）からのアクセスの制御に好適なアクセス時
間短縮方式のメモリ制御装置に関する。
置（ＣＰＵ）からのアクセスの制御に好適なアクセス時
間短縮方式のメモリ制御装置に関する。
従来のメモリ制御′装置は、特開昭５９−１７７７８号
に記載のように、先行読み出しを行う場合に先行読み出
しした情報を保持するためのバッファあるいは一時記憶
を持ち、さらにＣＰＵからのアクセス要求アドレスに対
応する記憶情報が該バッファあるいは一時記憶に存在す
るかの確認を行うためのアドレス記憶レジスタおよびア
ドレスの比較器を持っている。そのためハードウェア量
の増加と制御の複雑化という問題点があった。
に記載のように、先行読み出しを行う場合に先行読み出
しした情報を保持するためのバッファあるいは一時記憶
を持ち、さらにＣＰＵからのアクセス要求アドレスに対
応する記憶情報が該バッファあるいは一時記憶に存在す
るかの確認を行うためのアドレス記憶レジスタおよびア
ドレスの比較器を持っている。そのためハードウェア量
の増加と制御の複雑化という問題点があった。
本発明の目的は、従来技術の持つハードウェア量の増加
および制御の複雑化という問題点を軽減し、さらにアド
レス比較器によるアクセス時間の増加を少くすることＫ
より、アクセス時間を短縮したメモリ制御装置を提供す
るととＫある。
および制御の複雑化という問題点を軽減し、さらにアド
レス比較器によるアクセス時間の増加を少くすることＫ
より、アクセス時間を短縮したメモリ制御装置を提供す
るととＫある。
小規模システムにおいては、ハードウェア量が少いこと
が当然要求されるが、さらに処理能力を高めることも必
要であり、処理能力の向上のためＫはメモリのアクセス
時間を短縮することが最も有効な手段のひとつである。
が当然要求されるが、さらに処理能力を高めることも必
要であり、処理能力の向上のためＫはメモリのアクセス
時間を短縮することが最も有効な手段のひとつである。
しかるに従来装置では、比較的アクセス時間の遅い主記
憶装置からアクセス時間の速いキャッシュメモリへデー
タを転送し、アクセスアドレスとキャッシュメモリ内に
記憶している情報のアドレスを比較して一致していれば
高速なアクセスが可能であったが、しかし小規模システ
ムにおいてはキャッシュメモリを備えるとノ＼−ドウエ
ア量が増加してコストが増大するという問題点がある。
憶装置からアクセス時間の速いキャッシュメモリへデー
タを転送し、アクセスアドレスとキャッシュメモリ内に
記憶している情報のアドレスを比較して一致していれば
高速なアクセスが可能であったが、しかし小規模システ
ムにおいてはキャッシュメモリを備えるとノ＼−ドウエ
ア量が増加してコストが増大するという問題点がある。
そこで本発明によれば、ノ）−ドウエア量を少いままに
して、先行読み出しにより見かけ上のアクセス時間の短
縮を計るために特に命令フェッチアクセスのアドレスの
連続なことを利用し、命令フェッチのアクセス時ＶＣＣ
ＰＵより命令７エツチアクセスである信号を受信して連
続した命令フェッチアクセスかどうかの判断を行い連続
した命令フェッチアクセスの２回目以降゛のアクセス時
間を先行読み出しにより見かけ上短縮させるようにした
メモリ制御装置を提供するものである。
して、先行読み出しにより見かけ上のアクセス時間の短
縮を計るために特に命令フェッチアクセスのアドレスの
連続なことを利用し、命令フェッチのアクセス時ＶＣＣ
ＰＵより命令７エツチアクセスである信号を受信して連
続した命令フェッチアクセスかどうかの判断を行い連続
した命令フェッチアクセスの２回目以降゛のアクセス時
間を先行読み出しにより見かけ上短縮させるようにした
メモリ制御装置を提供するものである。
〔発明の実施例〕
以下、本発明の一実施例を図を用いて説明する。
第１図は本発明によるメモリ制御装置の一実施例を示す
全体構成図である。第１図において、メモリ制御装置（
ＭＣ）１０２は、中央１ｔｌＪ御装置（ＣＰＵ）１０１
と、メモリ装置（ＫＭ）１０５との間にあって、メモリ
装置１０３を制御するタイミング発生回路１０５と、ア
ドレスラッチ１０６と、アドレス加算器１０７と、デー
タラッチ１０８と、連続した命令フェッチ検出回路１０
４とから構成される。
全体構成図である。第１図において、メモリ制御装置（
ＭＣ）１０２は、中央１ｔｌＪ御装置（ＣＰＵ）１０１
と、メモリ装置（ＫＭ）１０５との間にあって、メモリ
装置１０３を制御するタイミング発生回路１０５と、ア
ドレスラッチ１０６と、アドレス加算器１０７と、デー
タラッチ１０８と、連続した命令フェッチ検出回路１０
４とから構成される。
第２図は第１図のタイムチャートである。ＣＰＵ１０１
からの命令フェッチ信号１０９の最初の命令フェッチア
クセスでは、連続した命令フェッチ検出回路１０４から
連続した命令フェッチ信号１１６が出力されていないの
で、タイミング発生回路１０５はメモリアクセス用タイ
ミングの制御信号１１３を出力し、メモリアクセス時間
Ｔ１の経過後にメモ＋Ｊ装ｆｉ１１ｏｓからのデータ信
号１１５が出力される。このデータ信号１１５はデータ
ラッチ１０８を経由して、ＣＰ Ｕ １ｏ１ヘデ一タ信
号１１２として出力される。その後、ＣＰＵ１０１のデ
ータフェッチ時間Ｔ、にＣＰＵ１０１ＶＣ取り込まれる
。ＣＰ Ｕ １０１より送信されたアドレス信号１１１
はアドレスラッチ１０６に取り込まれ、アドレス加算器
１０７を経由してメモリ装置１０３ヘアドレス信号１１
４として出力される。この時、アドレス加算器１０７を
経由するがアドレスは加算されない。一方、タイミング
発生回路１０５は命令フェッチ信号１０９か出力されて
いると、次の連続した命令フェッチアクセスに備えて新
しいメモリアクセスを起動する。この時、アドレス加算
器１０７により＋１加算されたアドレスがメモリ装置１
０３に出力される。これによりメモリアクセス時間Ｔ１
経過後に新しいデータがメモリ装置１０３より出力され
るが、ＣＰＵ１０１へのデータ信号１１２は前の情報を
出力しつづける。Ｃｐ Ｕ １０１はデータフェッチ後
にアクセスサイクルを終了し、ＣＰ Ｕ １０１のアイ
ドリング時間Ｔ、の経過後に新しいアクセスを開始する
。このアクセスモ命令フェッチ信号１０９の命令フェッ
チアクセス時に、連続した命令フェッチ検出回路１０５
は連続した命令フエツチイｇ号１１６を出力する。この
連続した命令フェッチ信号１１６により、タイミング発
生回路１０５アドレスラツチ１０６とアドレス加算器１
０７とデータラッチ１０８は直前の命令ラッチアクセス
の後半で読み出したデータなＣＰＵ１０１に送信するよ
うに動作する。この時、メモリアクセス時間Ｔ１は直前
の命令フェッチアクセスの後半を利用して行っているの
で見かけ上みえなくなり、ＣＰＵ１０１のデータフェッ
チ時間Ｔ２のみでＣｐＵｌｏｌはデータを取り込める。
からの命令フェッチ信号１０９の最初の命令フェッチア
クセスでは、連続した命令フェッチ検出回路１０４から
連続した命令フェッチ信号１１６が出力されていないの
で、タイミング発生回路１０５はメモリアクセス用タイ
ミングの制御信号１１３を出力し、メモリアクセス時間
Ｔ１の経過後にメモ＋Ｊ装ｆｉ１１ｏｓからのデータ信
号１１５が出力される。このデータ信号１１５はデータ
ラッチ１０８を経由して、ＣＰ Ｕ １ｏ１ヘデ一タ信
号１１２として出力される。その後、ＣＰＵ１０１のデ
ータフェッチ時間Ｔ、にＣＰＵ１０１ＶＣ取り込まれる
。ＣＰ Ｕ １０１より送信されたアドレス信号１１１
はアドレスラッチ１０６に取り込まれ、アドレス加算器
１０７を経由してメモリ装置１０３ヘアドレス信号１１
４として出力される。この時、アドレス加算器１０７を
経由するがアドレスは加算されない。一方、タイミング
発生回路１０５は命令フェッチ信号１０９か出力されて
いると、次の連続した命令フェッチアクセスに備えて新
しいメモリアクセスを起動する。この時、アドレス加算
器１０７により＋１加算されたアドレスがメモリ装置１
０３に出力される。これによりメモリアクセス時間Ｔ１
経過後に新しいデータがメモリ装置１０３より出力され
るが、ＣＰＵ１０１へのデータ信号１１２は前の情報を
出力しつづける。Ｃｐ Ｕ １０１はデータフェッチ後
にアクセスサイクルを終了し、ＣＰ Ｕ １０１のアイ
ドリング時間Ｔ、の経過後に新しいアクセスを開始する
。このアクセスモ命令フェッチ信号１０９の命令フェッ
チアクセス時に、連続した命令フェッチ検出回路１０５
は連続した命令フエツチイｇ号１１６を出力する。この
連続した命令フェッチ信号１１６により、タイミング発
生回路１０５アドレスラツチ１０６とアドレス加算器１
０７とデータラッチ１０８は直前の命令ラッチアクセス
の後半で読み出したデータなＣＰＵ１０１に送信するよ
うに動作する。この時、メモリアクセス時間Ｔ１は直前
の命令フェッチアクセスの後半を利用して行っているの
で見かけ上みえなくなり、ＣＰＵ１０１のデータフェッ
チ時間Ｔ２のみでＣｐＵｌｏｌはデータを取り込める。
また、このデータのアドレスは命令フェッチのデータな
ので、必らずＷ ｎｔｌの命令フェッチアクセスのアド
レスに＋１ ・加算したアドレスのデータを読み出せば
よいことになり、読み出したデータは正しいものである
。また命令フェッチ信号１０９の命令フェッチアクセス
が連ｈ’ｅ Ｌ／ない時には、再度メモリアクセス時間
Ｔ、を経過後にデータを出力するが、これは本発明の方
式を採用しない時と同じアクセス時間であり問題はない
。
ので、必らずＷ ｎｔｌの命令フェッチアクセスのアド
レスに＋１ ・加算したアドレスのデータを読み出せば
よいことになり、読み出したデータは正しいものである
。また命令フェッチ信号１０９の命令フェッチアクセス
が連ｈ’ｅ Ｌ／ない時には、再度メモリアクセス時間
Ｔ、を経過後にデータを出力するが、これは本発明の方
式を採用しない時と同じアクセス時間であり問題はない
。
第３図は第１図の連続した命令フェッチ検出回路１０４
を例示する論理回路である。第３図において、３０１
、５０２はフリツブフロツブ、３０３はりａツク信号で
ある。この構成で、命令フェッチ信号１０９の最初の命
令フェッチアクセスで７リツプフロツプ１３０１がセッ
トされる。つぎの連続した命令フェッチアクセスの時に
フリツブフロツブ２３０２もセットされ、連続した命令
フェッチ信号１１６が出力される。なおりａツク信号３
０３にはＣＰ Ｕ １０１からのアクセス起動信号を使
用する。
を例示する論理回路である。第３図において、３０１
、５０２はフリツブフロツブ、３０３はりａツク信号で
ある。この構成で、命令フェッチ信号１０９の最初の命
令フェッチアクセスで７リツプフロツプ１３０１がセッ
トされる。つぎの連続した命令フェッチアクセスの時に
フリツブフロツブ２３０２もセットされ、連続した命令
フェッチ信号１１６が出力される。なおりａツク信号３
０３にはＣＰ Ｕ １０１からのアクセス起動信号を使
用する。
本発明によれば、連続した命令フェッチアクセスの２回
目以降のアクセス時間について、見かけ上アクセス時間
をなくＩ、ＣＰＵのデータフェッチ時間のみに短縮する
ことができるので、処理能力向上の効果があり、しかも
キャッシュメモリ等のハードウェア量の増加がなく処理
能力を同上できる。
目以降のアクセス時間について、見かけ上アクセス時間
をなくＩ、ＣＰＵのデータフェッチ時間のみに短縮する
ことができるので、処理能力向上の効果があり、しかも
キャッシュメモリ等のハードウェア量の増加がなく処理
能力を同上できる。
第１図は本発明によるメモリ制御装置の一実施例を示す
全体構成図、第２図は第１図のタイムチャート、第３図
は第１図の連続した命令フェッチ検出回路１０４を例示
する論理回路図である。 １０１・・・中央制御装置ＣＣＰＵ） １０２・・・メモリ制御装置ＣＭＣ） １０３・・・メモリｆ２置（ＭＭ） １０４・・・連続した命令フェッチ検出回路１０５・・
・タイミング発生回路 １０６・・・アドレスラッチ １０７・・・アドレス加算器 １０８・・・データラッチ １０９・・・命令フェッチ信号ＣＣＰＵ→ＭＣ）１１０
：・・制御信号（ＣｐＵ−ＭＣ）１１１・・・アドレス
信号（ＣＰＵ−ＭＣ）１１２・・・データ信号（ＣｐＵ
←ＭＣ）１１３・・・制御信号ＣＭＣ−、ＭＭ）１１４
・・・アドレス信号（ＭＣ→ＭＭ）１１５・・・データ
信号（ＭＣ←Ｍ Ｍ ）１１６・・・連続した命令フェ
ッチ信号Ｔ、・・・メモリアクセス時間 Ｔ２・・・ＣＰＵのデータフェッチ時間Ｔ３・・・ＣＰ
Ｕのアイドリング時間 ″１３Ｔｌ！］
全体構成図、第２図は第１図のタイムチャート、第３図
は第１図の連続した命令フェッチ検出回路１０４を例示
する論理回路図である。 １０１・・・中央制御装置ＣＣＰＵ） １０２・・・メモリ制御装置ＣＭＣ） １０３・・・メモリｆ２置（ＭＭ） １０４・・・連続した命令フェッチ検出回路１０５・・
・タイミング発生回路 １０６・・・アドレスラッチ １０７・・・アドレス加算器 １０８・・・データラッチ １０９・・・命令フェッチ信号ＣＣＰＵ→ＭＣ）１１０
：・・制御信号（ＣｐＵ−ＭＣ）１１１・・・アドレス
信号（ＣＰＵ−ＭＣ）１１２・・・データ信号（ＣｐＵ
←ＭＣ）１１３・・・制御信号ＣＭＣ−、ＭＭ）１１４
・・・アドレス信号（ＭＣ→ＭＭ）１１５・・・データ
信号（ＭＣ←Ｍ Ｍ ）１１６・・・連続した命令フェ
ッチ信号Ｔ、・・・メモリアクセス時間 Ｔ２・・・ＣＰＵのデータフェッチ時間Ｔ３・・・ＣＰ
Ｕのアイドリング時間 ″１３Ｔｌ！］
Claims (1)
- メモリ制御装置において、中央制御装置からの命令フェ
ッチのための読み出しアクセス要求が連続して発生した
ことを検出する連続した命令フェッチ検出回路と、該連
続した命令フェッチ信号により連続したアドレスのメモ
リに格納されている命令情報を先行して読み出す先行読
み出し回路とを備えたことを特徴としたメモリ制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13405385A JPS61292746A (ja) | 1985-06-21 | 1985-06-21 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13405385A JPS61292746A (ja) | 1985-06-21 | 1985-06-21 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292746A true JPS61292746A (ja) | 1986-12-23 |
Family
ID=15119261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13405385A Pending JPS61292746A (ja) | 1985-06-21 | 1985-06-21 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271647A (ja) * | 1987-04-30 | 1988-11-09 | Yokogawa Medical Syst Ltd | メモリ回路 |
-
1985
- 1985-06-21 JP JP13405385A patent/JPS61292746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271647A (ja) * | 1987-04-30 | 1988-11-09 | Yokogawa Medical Syst Ltd | メモリ回路 |
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