JPH1097788A

JPH1097788A - 情報処理装置

Info

Publication number: JPH1097788A
Application number: JP8249585A
Authority: JP
Inventors: Osamu Nishii; 修西井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】 DRAMの高速ページモードをプロセッサの複数
回のバスサイクルにわたり適用可能とする。【解決手段】ロウアドレスストローブ信号によって制
御されるメモリを有する情報処理装置に、バスサイクル
が終了したときにロウアドレスストローブ信号を非活性
化する第１手段と、バスサイクルが終了したときに、次
のバスサイクルが開始されるまでの間、ロウアドレスス
トローブ信号を活性化する第２手段と、該第１手段と該
第２手段のいずれかを選択する手段とを設ける。【効果】同一ロウのアクセス連続が見込まれるとき、
第２手段を用いることで、処理速度の高速化がはかれ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置、特
にその中でダイナミックメモリを有するものに関する。

【０００２】

【従来の技術】ダイナミックメモリ(以下DRAM;Dynamic
Random Access Memoryと称する)に関する従来技術がHIT
ACHI DRAM DATA BOOK, Mar 1991, 44頁−57頁に記載さ
れている。

【０００３】ダイナミックメモリのアドレスはロウ・ア
ドレスとカラム・アドレスからなり、それぞれのアドレ
スのストローブはロウ・アドレス・ストローブ(Row Add
ressStrobe; RAS信号)とカラム・アドレス・ストローブ
(Column Address Strobe; CAS信号)と呼ばれる。本明細
書において、これらの信号には負極性を意味する#をつ
けるものとし、RAS#、CAS#と称する。

【０００４】DRAMのアクセスの基本的手順は第１にロウ
・アドレスを与え、第２にカラム・アドレスを与えるこ
とである。基本的手順に忠実に従うと、ｎ個のデータを
転送するためにはｎ回のロウ・アドレスの転送と、ｎ回
のカラム・アドレス転送を要する。この基本的手順と比
べてアクセス速度、単位時間当たりのデータ転送量を改
善する方法として、高速ページモードが知られ、現在一
般的に使用されている。高速ページモードでは同一ロウ
に属しカラムアドレスのみ異なる複数のデータをアクセ
スする場合に、第２回目以降のアクセスではロウ・アド
レスを省略し、カラム・アドレス入力から処理を開始す
る。

【０００５】この高速ページモードを使用すると、ロウ
・アドレス入力を省略できる分、あるいはロウアクセス
に関するメモリ内部処理が低減される分、通常のアクセ
スサイクルに比べてリード・アドレスアクセス時間（ア
ドレス入力からリードデータ出力時間）が改善される。
また最小データ転送ピッチ（２個の連続したアクセスの
時間間隔）も改善される。

【０００６】該文献では５１頁、５４頁にそれぞれ通常
リードサイクル、高速ページモードのリードサイクルの
タイミング図が記載されている。該文献によれば高速ペ
ージモードにより、リード・アドレスアクセス時間は６
０nsから３０nsに、最小データ転送ピッチは１２０nsか
ら４５nsに改善される。

【０００７】

【発明が解決しようとする課題】ＤＲＡＭの高速ページ
モードはデータアクセスの高速処理には有効である。し
なしながらＤＲＡＭの高速ページモードをプロセッサの
複数回のバスサイクルにわたり適用しようと試みるとす
ると、一部のアクセスシーケンスに対してかえって所要
サイクルが増加する場合がある。

【０００８】図２は、２回のＤＲＡＭバスサイクルを行
う場合の第２回目のバスサイクルの動作を示したもので
ある。ただし、ここでアクセスするアドレスはアクセス
開始の寸前まで確定していないものとする。また２つの
タイミングチャート２０１、２０２の両方とも第１回目
のバスサイクルのＤＲＡＭロウアドレスと第２回目のバ
スサイクルのＤＲＡＭロウアドレスは相異なるものとす
る。タイミングチャート２０１は、第１回目のＤＲＡＭ
バスサイクルの終了時にＲＡＳ＃＝Ｌのままで保つ制御
の方針をとったときの動作である。なお、以下、Ｌｏ
ｗ、“Ｌ”は低電位、Ｈｉｇｈ、“Ｈ”は高電位を意味
するものとする。２０５はＤＲＡＭのアドレス信号、２
０６はＤＲＡＭのデータ信号、２０７はＲＡＳ＃信号、
２０８はＣＡＳ＃信号である。信号２０３はプロセッサ
の内部から発せられる、バスサイクルを要求する信号で
ある。

【０００９】タイミングチャート２０１で、信号２０３
がＨｉｇｈになったときに、１回目と２回目のアクセス
のロウアドレスが相違なることが判明する。そのため一
旦ＲＡＳ＃信号をＨｉｇｈにして、その後新しいロウア
ドレスをＤＲＡＭに与えてＲＡＳ＃信号をＬｏｗにして
いる。２０４はRAS#信号がHighなる期間であるが、この
期間中にDRAMのプリチャージが行われる。その値は前DR
AM DATA BOOKによれば、該HM514256A-6では最低tRP=50n
sを確保しなれればならない。

【００１０】図２のタイミングチャート２０２は高速ペ
ージモードを複数のバスサイクルにわたり使用しない制
御の方針をとったときの動作を示す。そのとき1回目の
アクセスの終了時にRAS#信号をHighにしている。信号２
０３がHighになったときには、新しいロウアドレスをDR
AMに与えてRAS#信号をLowにするところから処理が始ま
る。

【００１１】２０１と２０２を比較するとおおよそDRAM
のプリチャージ時間tRPの分、２０１のほうが所要時間
を余分に要する。これが先に述べた、DRAMの高速ページ
モードをプロセッサの複数回のバスサイクルにわたり適
用しようと試みるた場合の処理サイクルの増加である。

【００１２】本発明が解決しようとする課題は、DRAMの
高速ページを複数回のバスサイクルにわたり適用するこ
とによりバスサイクル処理速度を高速にしつつ、同時に
一部のアクセスシーケンスに対して起る、DRAMの高速ペ
ージを複数回のバスサイクルにわたり適用したためにか
えって処理速度が低下する問題を回避することにある。

【００１３】

【課題を解決するための手段】ひとつのバスサイクルが
終了したときに該ロウ・アドレス・ストローブ信号を非
活性化する第１の手段を有し、ひとつのバスサイクルが
終了したときに該ロウ・アドレス・ストローブ信号を活
性化したまま継続する第２の手段を有し、該第１の手段
と該第２の手段の選択手段を有することを特徴とする。
該第１の手段と該第２の手段の一方を適切に選択するこ
とにより処理時間が最小化される。

【００１４】また、その選択手段は、プロセッサの特定
の命令実行にともない書かれるレジスタ値に従って選択
を行う。

【００１５】また、その該選択手段は、プロセッサの過
去のバスサイクルのアドレスから演算した結果に従って
選択を行う。

【００１６】また、その選択手段は、該プロセッサの命
令アクセスに応答して該第２の動作を、該プロセッサの
データアクセスに応答して該第１の動作を選択する。

【００１７】

【発明の実施の形態】図１は、情報処理装置の全体図で
ある。１０１はプロセッサ、１０２はDRAMである。１０
２は４個のＤＲＡＭＬＳＩからなる。ＤＲＡＭ制御信
号生成部１０５は、ＤＲＡＭの制御信号であるアドレス
１１３（ＭＡ（１３：０））、データ１１４（ＭＤ
（３：０）（７：０））、ＲＡＳ＃信号１１５、ＣＡＳ
＃信号１１６（ＣＡＳ＃（３：０））、書き込みイネー
ブル信号１１７（ＷＥ＃（３：０））を作成している。
ここで、ひとつのバスサイクルが終了したときに該ロウ
・アドレス・ストローブ信号を非活性化する第１の手段
とひとつのバスサイクルが終了したときに該ロウ・アド
レス・ストローブ信号を活性化したまま継続する第２の
選択手段は、ＤＲＡＭ制御信号生成部１０５の中に論理
回路として実現されている。高速ページモード継続使用
レジスタ１０４の値は、第１の手段と第２の手段の選択
の際に用いられる。

【００１８】この高速ページモード継続使用レジスタ１
０４は、DRAM制御信号生成部１０５によって設定され
る。レジスタ１０４の出力値は継続使用指示信号１１１
であり、バスサイクルの開始時と終了時に作用する。継
続使用指示信号１１１の値が「１」の場合、複数回のバ
スサイクルにわたりDRAMの高速ページ動作を適用するこ
とを意味し、「０」の場合、複数回のバスサイクルにわ
たりＤＲＡＭの高速ページ動作を適用しないことを意味
する。

【００１９】プロセッサのバスサイクルアドレス生成部
１０３は、外部メモリをアクセスする際のアクセスアド
レス１１０を出力する。アドレス信号１１３、データ信
号１１４、RAS#信号１１５、CAS#信号116、書き込みイ
ネーブル信号117はプロセッサ１０１、DRAM１０２の間
のLSI間信号である。書き込みイネーブル信号１１７も
また負極性の信号であり、Lで書き込み、Hで読み出しを
意味する。アドレス信号１１３は14ビットの信号線から
なる。データ信号１１４は32ビットであり、４個のDRAM
と８本ずつの接続を有する。CAS#信号１１６、書き込み
イネーブル信号117はそれぞれ４ビットであり、４個のD
RAMと１本ずつの接続を有する。

【００２０】１０６はロウアドレスレジスタであり、前
回に行われたDRAMアクセスのロウアドレスを保持する。
１０７は一致比較器であり、レジスタ１０６の出力であ
るロウアドレスレジスタ値１１８と、現在のアクセスア
ドレス１１０のロウ部分が等しいか否かを判定する。一
致比較器１０７は、ロウアドレスレジスタ値１１８とア
クセスアドレス１１０が等しい場合１を、等しくない場
合０を１１９としてDRAM制御信号生成部１０５に伝達す
る。

【００２１】１０８はロウ有効ビットであり、ロウアド
レスレジスタ１０６が有効であるか否かを示す。ビット
＝１のとき有効、ビット＝０のとき無効とする。１１２
は有効ビット１０８の書き込み兼読み出し信号であり、
DRAM制御信号生成部１０５に接続している。有効ビット
１０８はRAM制御信号生成部１０５によって電源投入直
後、またはバスアクセス開始のとき書き込まれ、バスア
クセス開始のとき読み出される。電源投入直後には０が
書き込まれる。

【００２２】図３はDRAMバスサイクルが終了したときの
動作を決定する真理値表である。この表は信号1１１が
１のとき、複数回のバスサイクルにわたりDRAMの高速ペ
ージ動作を適用する動作を具体的に説明するものとなっ
ている。図３の真理値表３０１はDRAM制御信号生成部１
０５の中に論理回路として実現されている。

【００２３】真理値表３０１の入力は継続使用指示信号
１１１の値、出力はRAS#信号１１５の値を示す。真理値
表３０１の３１０の場合の説明：信号１１１＝１のと
き、RAS#信号１１５＝Ｌとなる。またこのとき有効ビッ
ト１０８に１を書き込む。現在のアクセスアドレス１１
０のロウアドレス部分がロウアドレスレジスタ１０６に
書き込む。真理値表３０１の３１１の場合の説明：信号
１１１＝０のとき、RAS#信号１１５＝Ｈとなる。またこ
のとき有効ビット１０８に０を書き込む。現在のアクセ
スアドレス１１０のロウアドレス部分がロウアドレスレ
ジスタ１０６に書き込む。図４は図３の動作が機能する
場合を示すタイミング図である。図は４個のデータ転送
を含む１回のリードサイクルが行われていることを示
し、時刻４０１以降のRAS#信号１１５の値は表３によっ
て定まる。図４の中の３１０、３１１は２つの場合に対
するタイミング図が重ねあわせて記載されているが、こ
の２つが表３０１の出力３１０、３１１に対応している
ことを示す。３１０はDRAMの高速ページ動作を継続して
使用していることを、３１１はDRAMの高速ページ動作を
継続して使用していないことを意味する。

【００２４】図５は新しいDRAMバスサイクルを開始する
場合の動作を決定する真理値表である。５０１が真理値
表全体である。この真理値表はDRAM制御信号生成部１０
５の中に論理回路として実現されている。真理値表５０
１の入力は継続使用指示信号1１１、ロウ一致比較信号
１１９、ロウ有効ビット読み出し信号１１２である。表
の出力はRAS#信号１１５, CAS#(3:0)信号１１６であ
る。

【００２５】真理値表５０１の５１０の場合の説明：入
力信号１１１＝１、かつロウ一致比較信号１１９＝０の
とき、RAS#信号１１５、CAS#(3:0)信号１１６の両方にH
を出力する。このケースは前回のロウアドレスと今回の
ロウアドレスが等しくないため、高速ページ動作を継続
して行うことができず、一旦プリチャージ動作に遷移す
ることを示す。

【００２６】真理値表５０１の５１１の場合の説明：入
力信号１１１＝１、かつロウ一致比較信号１１９＝１、
かつロウ有効ビット読み出し信号１１２＝０のとき、RA
S#信号１１５、CAS#(3:0)信号１１６の両方にHを出力す
る。このケースは前回のロウアドレスと今回のロウアド
レスが等しいが、前回のロウアドレスの効果が何らかの
効果により無効化されてため、高速ページ動作を継続し
て行うことができず、一旦プリチャージ動作に遷移する
ことを示す。

【００２７】真理値表５０１の５１２の場合の説明：入
力信号１１１＝１、かつロウ一致比較信号１１９＝１、
かつロウ有効ビット読み出し信号１１２＝１のとき、RA
S#信号１１５にＬを、また、CAS#(3:0)信号１１６のう
ち数個にLを出力する。このケースは前回のロウアドレ
スと今回のロウアドレスが等しく、かつ前回のロウアド
レスが有効であるため、高速ページ動作を継続して行う
ことを示す。CAS#(3:0)信号１１６のうちLを出力するの
が４個でなく数個でないのは例えばプロセッサからの１
バイトのみの書き込みの可能性が有るからである。

【００２８】真理値表５０１の５１３の場合の説明：入
力信号１１１＝０のとき、RAS#信号１１５にLを、CAS#
(3:0)信号１１６にHを出力する。信号１１１＝０は複数
回のバスサイクルにわたりDRAMの高速ページ動作を適用
しないことを意味するから、前回のロウアドレスに関す
る情報は全く用いられず、DRAMアクセスのロウアドレス
送出からの動作を行うことを示す。

【００２９】図６は図５の動作を説明するためのタイミ
ング図である。図中には３つの場合のタイミング図６０
１、６０２、６０３が記載されている。６０１、６０
２、６０３は皆２回のDRAMバスサイクルから成ってい
る。また３つに共通して、時刻６０４で１回目のバスサ
イクル要求が、時刻６０５で２回目のバスサイクル要求
が発生しているものとする。また図６０１−６０３中ア
ドレス信号(113)の“R”はロウアドレスを、“C”はカ
ラムアドレスを意味するものとする。

【００３０】タイミング図６０１は図５での場合５１０
に対応する動作を示す。場合５１０になるときには信号
１１１＝Hである。信号１１１＝Hであることは高速ペー
ジ動作を継続使用することを意味するのでので、１回目
のバスサイクル６０７の終了後RAS#信号115をLに保った
ままにしている。時刻６０５で２回目のバスサイクル要
求が発生するが、その時２回のロウアドレスが異なるた
めDRAMの高速ページ動作を継続して使用できないことが
判明するので、いったんRAS#信号115をHにして、その後
時刻６０６になりRAS#信号115をLにし、２回目のバスサ
イクル６０８を開始する。

【００３１】タイミング図６０２は図５での場合５１２
に対応する動作を示す。場合５１２になるときには信号
１１１＝Hである。信号１１１＝Hであるので、１回目の
バスサイクル６０９の終了後RAS#信号115をLに保ったま
まにしている。時刻６０５で２回目のバスサイクル要求
が発生し、その時２回のロウアドレスが等しいためDRAM
の高速ページ動作を継続して使用できることが判明する
ので、RAS#信号115=LowのままCAS#信号６１６をLにし、
２回目のバスサイクル６１０を開始する。

【００３２】タイミング図６０３は図５での場合５１３
に対応する動作を示す。場合５１３になるときには信号
１１１＝Lである。信号１１１＝Lであることは高速ペー
ジ動作を継続使用しないことを意味するのでので、１回
目のバスサイクル６１１の終了後RAS#信号115をHにして
いる。時刻６０５で２回目のバスサイクル要求が発生
し、RAS#信号115=Lにし、２回目のバスサイクル６１２
を開始する。

【００３３】１回目と２回目のロウアドレスが等しいと
きには、動作は６０２か６０３の一方になる。その中で
より高速なのは６０２であり継続使用指示信号１１１＝
Hのときに達成される。

【００３４】１回目と２回目のロウアドレスが等しくな
いときには、動作は６０１か６０３の一方になる。その
中でより高速なのは６０３であり継続使用指示信号１１
１＝Lのときに達成される。

【００３５】図７はレジスタ１０４の内部構成を示した
ものである。７０１はフリップフロップ、７０２は３ス
テートバッファである。７０３、７０４は２入力ANDゲ
ートであり２つの入力の論理積を出力する。７０５はア
ドレスデコーダである。７０６はインバータであり入力
の論理否定を出力する。７１０はプロセッサ内部バス、
７１１はライト指示信号、７１２はアクセスイネーブル
信号、７１３はプロセッサ内部アドレスである。

【００３６】レジスタ１０４はメモリマップド(memory
mapped)レジスタとして実現されている。該マップドア
ドレス(特定のアドレス)へのストア命令により信号７１
１＝１、７１２＝１、７１３＝デコード対象アドレスと
なり、７０３の出力は１になる。その結果プロセッサバ
ス７１０の値が７０１に書き込まれる。該マップドアド
レスへのロウド命令により信号７１１＝０、７１２＝
１、７１３＝デコード対象アドレスとなり、７０４の出
力は１になる。その結果７０１の書き込み値がプロセッ
サバス７１０に送られる。信号１１１はフリップフロッ
プ７０１の出力値である。

【００３７】図８はレジスタ１０４の別な実施例を示し
たものである。８０１はフリップフロップである。８０
２はアクセス開始指示信号である。アクセス開始時に一
致比較信号１１９が８０１に書き込まれる。

【００３８】図８のレジスタを用いた場合、バスサイク
ルnとバスサイクル(n+1)のロウアドレスが等しいとき、
バスサイクル(n+1)の終了時に高速ページの継続動作を
行う。これはバスサイクルnとバスサイクル(n+1)のロウ
アドレスが等しいときバスサイクル(n+2)のロウアドレ
スも等しい確率が高いという理由からきている。信号１
１１はフリップフロップ８０１の出力値である。

【００３９】図９はレジスタ１０４の別な実施例を示し
たものである。９０１はフリップフロップである。９０
２はアクセス開始指示信号である。９０３は命令／デー
タ識別信号であり、命令のときに１を示す。アクセスの
開始時に信号９０３が９０１に書き込まれる。信号１１
１はフリップフロップ９０１の出力値である。

【００４０】図９のレジスタを用いた場合、あるバスサ
イクルが命令アクセスのときに、高速ページの継続動作
を行う。これは２つの命令アクセスが連続する場合に
は、アドレスが連続しロウアドレスも等しい確率が高い
という理由からきている。

【００４１】図９のレジスタ１０４を用いた場合、プロ
セッサの命令アクセスの終了後は、バスサイクルが終了
したときに次のバスアクセスが開始されるまでの間該ロ
ウ・アドレス・ストローブ信号を活性化したまま継続す
る動作を、プロセッサのデータアクセスの終了後は、バ
スサイクルが終了したときに該ロウ・アドレス・ストロ
ーブ信号を非活性化する動作を選択する。

【００４２】

【発明の効果】DRAMの高速ページを複数回のバスサイク
ルにわたり適用すると処理速度が低下するアクセスシー
ケンスに対しては、タイミング図６０３に示すようにDR
AMの高速ページを複数回のバスサイクルにわたり適用せ
ず、それ以外のアクセスシーケンスに対しては、タイミ
ング図６０２に示すようにDRAMの高速ページを複数回の
バスサイクルにわたり適用することが可能である。これ
により最適な処理速度を達成する。

【図面の簡単な説明】

【図１】本発明を用いた情報処理装置の全体図である。

【図２】従来の情報処理装置でのダイナミックメモリを
アクセスするときのタイミング図である。

【図３】ダイナミックメモリのバスサイクルを終了する
ときの動作表である。

【図４】本発明を用いた情報処理装置でのタイミングチ
ャートである。

【図５】ダイナミックメモリのバスサイクルを開始する
ときの動作表である。

【図６】本発明を用いた情報処理装置でのタイミングチ
ャートである。

【図７】レジスタ１０４の内部構成図である。

【図８】レジスタ１０４の別な構成図である。

【図９】レジスタ１０４の別な構成図である。

【符号の説明】

１０１：プロセッサ、１０２：ダイナミックメモリ(DRA
M)、１０３：アクセスアドレス生成部、１０４：高速ペ
ージモード継続使用レジスタ、１０５：DRAM制御信号生
成部、１０６：ロウアドレスレジスタ、１０７：ロウ一
致比較器、１０８：ロウレジスタの有効性を示す有効ビ
ット、１１０：アクセスアドレス信号線、１１１：高速
ページモード継続使用信号、１１２：ロウ有効ビットの
読み出しおよび書き込み信号、１１３：アドレス信号、
１１４：データ信号、１１５：ロウ・アドレス・ストロ
ーブ信号、１１６：カラム・アドレス・ストローブ信
号、１１７：書き込みイネーブル信号、１１８：ロウア
ドレスレジスタのレジスタ値、１１９：ロウ一致比較結
果、２０１，２０２：タイミング図、２０３：アクセス
開始指示信号、２０４：プリチャージ期間、２０５：ア
ドレス信号、２０６：データ信号、２０７：ロウ・アド
レス・ストローブ信号、２０８：カラム・アドレス・ス
トローブ信号、３０１：真理値表、３１０，３１１：場
合分けの各々、４０１：リードバスサイクル終了時刻、
５０１：真理値表、５１０から５１３：場合分けの各
々、６０１，６０２，６０３：タイミング図、６０４，
６０５，６０６：時刻、６０７から６１２：バスサイク
ル、７０１：フリップフロップ、７０２：３ステートバ
ッファ、７０３，７０４：２入力ANDゲート、７０５：
アドレスデコーダ、７０６：インバータ（論理反転
器)、８０１：フリップフロップ、８０２：アクセス開
始指示信号、９０１：フリップフロップ、９０２：アク
セス開始指示信号、９０３：命令／データアクセス識別
信号。

Claims

【特許請求の範囲】

【請求項１】プロセッサ、ダイナミックメモリを有し、ダイナミックメモリはロウ・アドレス・ストローブ信号
によって制御され、該プロセッサが発するすくなくともひとつの開始アドレ
スと予め決まった数のデータ転送からなるバスサイクル
を有し、ひとつのバスサイクルが終了したときに該ロウ・アドレ
ス・ストローブ信号を非活性化する第１の手段を有し、ひとつのバスサイクルが終了したときに，次のバスアク
セスが開始されるまでの間該ロウ・アドレス・ストロー
ブ信号を活性化したまま継続する第２の手段を有し、該第１の動作と該第２の動作の選択手段を有することを
特徴とする情報処理装置。
【請求項２】該選択手段は、該プロセッサの特定の命令
実行にともない書かれるレジスタ値に従って選択を行う
ことを特徴とする、請求項１に記載する情報処理装置。
【請求項３】該選択手段は、該プロセッサの過去のバス
サイクルのアドレスから演算した結果に従って選択を行
うことを特徴とする、請求項１に記載する情報処理装
置。
【請求項４】該選択手段は、該プロセッサの命令アクセ
スに応答して該第２の動作を、該プロセッサのデータア
クセスに応答して該第１の動作を選択することを特徴と
する、請求項１に記載する情報処理装置。